JPH03250224A - エラー検出条件生成回路 - Google Patents
エラー検出条件生成回路Info
- Publication number
- JPH03250224A JPH03250224A JP2047675A JP4767590A JPH03250224A JP H03250224 A JPH03250224 A JP H03250224A JP 2047675 A JP2047675 A JP 2047675A JP 4767590 A JP4767590 A JP 4767590A JP H03250224 A JPH03250224 A JP H03250224A
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- Japan
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- Pending
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- 238000000034 method Methods 0.000 description 2
- 240000007594 Oryza sativa Species 0.000 description 1
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- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はエラー検出条件生成回路、特に情報処理装置に
おいて複数のエラー検出条件を設定するエラー検出条件
生成回路に関する。
おいて複数のエラー検出条件を設定するエラー検出条件
生成回路に関する。
従来、この稲のエラー検出条件生成回路は、検出条件を
予め設定し固定する方式、ｔたは検出の抑止を設定でき
る方式がとられている。
予め設定し固定する方式、ｔたは検出の抑止を設定でき
る方式がとられている。
上述したエラー検出条件生成回路は、設計完了後に仕様
変更が発生した場合に多くの改造工数を必要とし、また
設定外のエラー検出条件に対してエラーの検出を抑止し
た場合にはエラー検出の能力が低下するという欠点があ
る。
変更が発生した場合に多くの改造工数を必要とし、また
設定外のエラー検出条件に対してエラーの検出を抑止し
た場合にはエラー検出の能力が低下するという欠点があ
る。
本発明のエラー検出条件生成回路は、ｎビットの条件入
力信号と、ｎ×ｍビット幅を有しｉビットで指定される
アドレスを持つエラー検出条件メモリと、このエラー検
出条件メモリへの書込み時には書込みアドレスを選択し
、読出し時にはエラー選出条件選択信号を選択するメモ
リアドレス選択回路と、前記エラー検出条件メモリにエ
ラー検出条件データを書込む書込みデータバスと、前記
ｎビットの条件入力信号に対し前記メモリの読み圧しデ
ータのｊ×ｎ＋１ビット目から（ｊ＋１）×ｎビット目
まで（ｊ＝０〜ｍ−１）と前記条件入力信号の１ビット
からｎビット百家でとの論理和をビット対応に取るｍ個
の条件選択回路と、この各条件選択回路のｎビットの出
力信号の論理積を取り、さらにこれらの論理積により得
られたｍ個の出力の論理和を取るエラー検出条件判定回
路とを有することにより構成される。
力信号と、ｎ×ｍビット幅を有しｉビットで指定される
アドレスを持つエラー検出条件メモリと、このエラー検
出条件メモリへの書込み時には書込みアドレスを選択し
、読出し時にはエラー選出条件選択信号を選択するメモ
リアドレス選択回路と、前記エラー検出条件メモリにエ
ラー検出条件データを書込む書込みデータバスと、前記
ｎビットの条件入力信号に対し前記メモリの読み圧しデ
ータのｊ×ｎ＋１ビット目から（ｊ＋１）×ｎビット目
まで（ｊ＝０〜ｍ−１）と前記条件入力信号の１ビット
からｎビット百家でとの論理和をビット対応に取るｍ個
の条件選択回路と、この各条件選択回路のｎビットの出
力信号の論理積を取り、さらにこれらの論理積により得
られたｍ個の出力の論理和を取るエラー検出条件判定回
路とを有することにより構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図で、ｉビットに
より指定されるアドレスを有し、１ワードがｎ×ｍビッ
トの読み書きできるエラー検出条件メモリ１と、エラー
検比条件メモリ１からの出力とエラーの有無を検出する
入力信号（以下条件入力信号という）のｎビットとの論
理和をとるｍ個の条件選択回路２１．〜．２ｍと、ｍ個
の論理積回路と１個の論理和回路とからなるエラー検出
条件判定回路３と、エラー検出条件回路３の出力を保持
するエラーフラグレジスタ４と、エラー検出条件メモｌ
にアドレスを与え書込みか読出りかを選択するメモリア
ドレス選択回路５とから構成される。
より指定されるアドレスを有し、１ワードがｎ×ｍビッ
トの読み書きできるエラー検出条件メモリ１と、エラー
検比条件メモリ１からの出力とエラーの有無を検出する
入力信号（以下条件入力信号という）のｎビットとの論
理和をとるｍ個の条件選択回路２１．〜．２ｍと、ｍ個
の論理積回路と１個の論理和回路とからなるエラー検出
条件判定回路３と、エラー検出条件回路３の出力を保持
するエラーフラグレジスタ４と、エラー検出条件メモｌ
にアドレスを与え書込みか読出りかを選択するメモリア
ドレス選択回路５とから構成される。
以上の構成で、エラー選択条件メモリ１にはアドレスを
指定してｍ×ｎビットの条件選択書込みデータが書込ま
れる。この条件選択書込みデータのｎビットは、条件入
力信号のｎビットに対応していて、エラー検出条件とし
たいビットには“０”が書込まれ、その他のビットには
“１パが書込まれる。この組はｍまで作り得るので一つ
のアドレス指定でｍ Ｉｆｆ 才でのエラー検出条件が
設定できることになる０条件入力信号が入力され、条件
選択指示信号としてｉビットのアドレス信号が与えられ
ると、メモリアドレス選択回路５を介してエラー検出メ
モリ１にアドレスが与えれらて読出しが指示され、ｍ×
ｎビットのエラー検出条件データが条件入力信号と共に
条件選択回路２１゜〜、２ｍに与えられる８条件選択回
路２１．〜２ｍではエラー検出条件メモリ１の出力が“
１”のビット位置は、条件入力信号との論理は常に“１
“となるためのエラー検出条件から除かれる。一方、エ
ラー検出条件メモリ１の読出しが“０″のビット位置は
、エラー検出条件となる。
指定してｍ×ｎビットの条件選択書込みデータが書込ま
れる。この条件選択書込みデータのｎビットは、条件入
力信号のｎビットに対応していて、エラー検出条件とし
たいビットには“０”が書込まれ、その他のビットには
“１パが書込まれる。この組はｍまで作り得るので一つ
のアドレス指定でｍ Ｉｆｆ 才でのエラー検出条件が
設定できることになる０条件入力信号が入力され、条件
選択指示信号としてｉビットのアドレス信号が与えられ
ると、メモリアドレス選択回路５を介してエラー検出メ
モリ１にアドレスが与えれらて読出しが指示され、ｍ×
ｎビットのエラー検出条件データが条件入力信号と共に
条件選択回路２１゜〜、２ｍに与えられる８条件選択回
路２１．〜２ｍではエラー検出条件メモリ１の出力が“
１”のビット位置は、条件入力信号との論理は常に“１
“となるためのエラー検出条件から除かれる。一方、エ
ラー検出条件メモリ１の読出しが“０″のビット位置は
、エラー検出条件となる。
条件選択回路２１．〜．２ｍからの出力エラー検出判定
回路３においてＡＮＤ−ＯＲ論理がとられ、エラーフラ
グレジスタ４へ入力される。
回路３においてＡＮＤ−ＯＲ論理がとられ、エラーフラ
グレジスタ４へ入力される。
以上説明したように本発明のエラー検出条件生成回路は
、随時書換え可能なエラー検出条件メモリにエラー検出
条件を設定し、メモリに対して条件選択指示信号をアド
レス信号として与えることにより、エラーの検出条件を
動的に変更することを可能としているので、エラー検出
条件を特別の工数を掛けることなく必要に応じて設定で
きる効果がある。
、随時書換え可能なエラー検出条件メモリにエラー検出
条件を設定し、メモリに対して条件選択指示信号をアド
レス信号として与えることにより、エラーの検出条件を
動的に変更することを可能としているので、エラー検出
条件を特別の工数を掛けることなく必要に応じて設定で
きる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・・・・エラー検出条件メモリ、３・・・・・・
エラー検出判定回路、４・・・・・・エラーフラグレジ
スタ、５・・・・・・メモリアドレス選択回路、２１．
〜，２ｍ・・・・・・条件選択回路。
エラー検出判定回路、４・・・・・・エラーフラグレジ
スタ、５・・・・・・メモリアドレス選択回路、２１．
〜，２ｍ・・・・・・条件選択回路。
Claims (1)
- ｎビットの条件入力信号と、ｎ×ｍビット幅を有しｉビ
ットで指定されるアドレスを持つエラー検出条件メモリ
と、このエラー検出条件メモリへの書込み時には書込み
アドレスを選択し、読出し時にはエラー選出条件選択信
号を選択するメモリアドレス選択回路と、前記エラー検
出条件メモリにエラー検出条件データを書込む書込みデ
ータバスと、前記ｎビットの条件入力信号に対し前記メ
モリの読み出しデータのｊ×ｎ＋１ビット目から（ｊ＋
１）×ｎビット目まで（ｊ＝０〜ｍ−１）と前記条件入
力信号の１ビットからｎビット目までとの論理和をビッ
ト対応に取るｍ個の条件選択回路と、この各条件選択回
路のｎビットの出力信号の論理積を取り、さらにこれら
の論理積により得られたｍ個の出力の論理和を取るエラ
ー検出条件判定回路とを有することを特徴とするエラー
検出条件生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047675A JPH03250224A (ja) | 1990-02-27 | 1990-02-27 | エラー検出条件生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047675A JPH03250224A (ja) | 1990-02-27 | 1990-02-27 | エラー検出条件生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03250224A true JPH03250224A (ja) | 1991-11-08 |
Family
ID=12781850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047675A Pending JPH03250224A (ja) | 1990-02-27 | 1990-02-27 | エラー検出条件生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03250224A (ja) |
-
1990
- 1990-02-27 JP JP2047675A patent/JPH03250224A/ja active Pending
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