JPH0324733A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浅い不純物拡散層を必要とする半導体装置に
係わり、特に拡散層上に金属一半導体合金を形成した半
導体装置及びその製造方法に関する。

（従来の技術） 従来、ＬＳＩを構成する基本素子としてＭＯＳ型の電界
効果トランジスタ（ＦＥＴ）が用いられており、ＬＳＩ
の性能向上のためＭＯＳトランジスタの高性能化が要求
されている。ＭＯＳトランジスタの高性能化のためには
、ソース・ドレイン領域等の拡散層を浅く形成すること
が重要である。

ＭＯＳトランジスタの拡散層の形成方法としては、低加
速イオン注入法が広く用いられ、最近ではＡｓ等の不純
物拡散法が用いられている。

このような方法を用いることによって、０．ｌμｍ程度
の浅いソース・ドレイン領域を形成でき、より高性能で
微細化したＭＯＳトランジスタを形成でき、ｎ　＋　／
　ｐ接合に関しては、０．１μｍ程度の深さが実現可能
である。また、ｐ＋／ｎ接合に関しては、Ｓｔ”，Ｇｅ
”，Ｓｎ＋イオン注入でＳｉ単結晶の表面層を非品質化
した後に低加速ＢＦ２注入を行う方広を用いることによ
り、活性化の熱処理を行った後でも０．１μｍ程度の深
さを達成することが可能となっている。

しかしながら、一方では０．１μｍ程度の拡散層は抵抗
が高＜１００Ω／口以上のシート抵抗となってしまう。

半導体素子の高速化のためには拡散層表面を金属化する
ことによって低抵抗化する必要性が出てくる。

そこで最近、シリサイドと呼ばれる選択的なシリサイド
化を行う方法が検討されている。この方法は、ＳＬ露出
部に不純物拡散層を形成した後に、基板全面にＴｉ又は
Ｃｏ等を堆積し、ランブアニールで不純物拡散したＳｉ
層上にのみ、Ｔｉシリサイド又はＣｏシリサイドを形成
し、未反応のＴｉ又はＣｏ膜をエッチング除去するとい
うものである。この方法を用いると、例えば５０ｎＩ１
のシリサイドを形成することによって、３〜５Ω／口の
シート抵抗に低減できる。

ここで、金属シリサイドを用いた従来のＭＯＳトランジ
スタの製造方法を、第４図に示して説明する。

まず、ｎ型Ｓｉ基板４１上にフィールド酸化膜４２を形
成する。この酸化ＩＩ！ｉ４２で囲まれた領域に、１０
０入のゲート酸化膜４３．１０００入のＡｓドーブした
多結晶シリコン層４４ａ，３０００入の珪化タングステ
ン層４４ｂ及びｌ５００入のＳｉｎ２膜４５を積層した
ものを、ゲート電極形状にエッチング加工する。その後
、ゲート電極部の側壁にＳｉｎ，膜４７を設け、さらに
全面にＣＯ膜４９を３００入堆積する。次いで、Ａｒガ
ス雰囲気中にてアニールを行って７００λのＣｏｓｔを
形成し、未反応のＣｏ膜４９を過酸化水素水と塩酸の混
合液中で除去する。さらに、Ａｒ中でアニールを行い、
第４図（ｂ）に示す如＜　１０００入のＣｏＳ　ｉｚ層
５０を形成する。

？いで、第４図（ｔ１．）に示す如く、Ｂ＋イオンを加
速イオンを加速電圧１０ｋｅＶ　ｔ　　ドーズ量５×１
０”ｃｓ−２の条件にて全面に注入し、ＣｏＳ　ｉ２層
５０にＢを含有させる。次いで、Ａｒ中，８５０℃．３
０分の条件にてアニールを行うことによって、第４図（
ｄ）に示す如く、ＣｏＳ　ｉ２層５０の下にＢが熱拡散
して０．１μｍ　＋’Ａ　＋．ｆのｐ゛型層４６、即ち
ソース・ドレイン■ｆｉ域が形成される。この後の工程
は、層間絶縁膜堆枯．コンタクトホール開■，配線形成
を行うことによって、ＭＯＳトランジスタが完成する。

このようにして、０．１μｍのＣｏＳ　ｉ２層（ｌ、５
Ω／口）が貼り付いた０．１μｍのｐ＋拡散層が形成さ
れる。

しかしながら、この種の方法にあっては次のような問題
があった。即ち、Ｓｔ表面の自然゛酸化膜やドライエッ
チング等による表面層が存在すると、シリサイドの均一
反応が難しくなり、後から不純物を導入しても、第５図
に示す如く不均一の境界構造が形成される。このような
不均一境界が形成されると、局所的に電界集中が起こり
、ｐｎ接合リーク電流が増大する等して、ｐｎ接合破壊
が起こり得る。従って、０，ｌμｍ及びそれ以下の深さ
のｐｎ接合形或はこの方法では非常に難しい。

また、０．３μｍデザインルール以下の微細トランジス
タに対しては、合計０，１μｍの厚み若しくはそれ以下
の厚みが要求される。合計の厚みを薄くするためには、
貼り付けるシリサイドの厚みを薄くし、さらにその下に
数１００入の拡散層を形或する必要性が生じる。シリサ
イドを薄膜化するとソース・ドレインの抵抗は増大する
と同時に、拡散層が５００入以下になるとｐ．ｎ接合特
性に劣化が生じる。接合劣化の理由として、金属の拡散
によるＧＲセンター分布が接合特性に影響を与え接合リ
ーク電流が増大し始める拡散層厚の領域に入っている点
や、拡散層が薄くなるとシリサイド／Ｓｉ界面の凹凸を
反映した拡散層形状となるため、電界集中が起こり易く
なる点や、パリスティック伝導が起こり易くなる点が挙
げられる。

（発明が解決しようとする課題） このように従来、シリサイドを用いて拡散層の低抵抗化
をはかった半導体装置においては、シリサイド層が拡散
層を浸蝕して形成されるため、拡散層を薄＜　（５００
入以下）すると、ｐｎ接合特性に劣化が生じる。また、
シリサイド層とこの下に設けられたｐ又はｎ型導電不純
物層の合計の厚みがソース◆ドレイン領域の深さになる
ため、ソース・ドレイン領域を薄膜化すると、この領域
の抵抗が高くなるという問題があった。従って、ソース
◆ドレイン領域にできるだけ浸蝕しないようなシリサイ
ド形成及びドーピング技術が必要となっている。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、不純物拡散層を浅く形成すると共に
低抵抗化に適した構造の半導体装置を提供することにあ
る。

また、本発明の他の目的は、上記半導体装置を簡易に形
成することのできる半導体装置の製造方法を提供するこ
とにある。

［発明の構成］ （課題を解決する他の手段） 本発明の骨子は、不純物拡散層の薄膜化及び低抵抗化を
はかるために、拡散層に浸蝕することなくシリサイド層
を形成することにある。

即ち本発明は、第１図に示す如く、第１導電型半導体基
板１の表面に選択的に設けられた第２導電型不純物拡散
層（例えば、チャネル領域を挟んで形或されたソース・
ドレイン領域）３と、この拡散層３上に形成された基板
構成元素及び金属を含む合金層５とを備えた半導体装置
において、前記拡散層３と合金層５との間に第２導電型
の半導体層４を挿入することにより、合金層５の下端の
水平面を基板表面より高い位置に形成するようにしたも
のである。なお、図中２は素子分離酸化膜或いは層間絶
縁膜等の絶縁膜を示している。

また本発明は、上記半導体装置の製造方法において、第
１導電型半導体基板１の表面の一部に第２導電型不純物
拡散層３を形成したのち、この拡散層３上に半導体層４
をエビタキシャル成長し、次いでこの半導体層４の一部
を浸蝕するべく金属一半導体合金層５を自己整合的に形
成するようにした方法である。

（作用） 本発明によれば、半導体露出部（第２導電型不純物拡散
層）上に選択的に半導体層を成長形成し、その一部を金
属一半導体合金化しているので、もともとの半導体基板
表面に対して合金層下端の位置が高い、即ち半導体基板
方向への浸蝕がない。それ故、低抵抗の金属一半導体合
金層の下に浅い導電型不純物拡散層を形成することがで
きる。つまり、浅い拡散層と共に低抵抗の双方を実現す
ることが可能となる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第２図は本発明の一実施例に係わる半導体装置の製造工
程を示す断面図である。まず、第２図（ａ）に示す如く
、面方位（１００）．比抵抗４〜５Ω０のｎ型Ｓｉ基板
（第１導電型半導体基板）１１上に厚さ　０．６μｍの
フィールド酸化膜１２を形成する。続いて、酸化膜１２
で囲まれた素子形成領域に厚さ　１００入のゲート酸化
膜１３，厚さ１０００入のＡｓドーブ多結晶Ｓｔ層１４
ａ及び厚さ３０００　Ａの珪化タングステン層１４ｂを
形成し、さらにその上に厚さｌ５００入のＳｉｎ２膜１
５をＬＰＣＶＤ法で堆積する。その後、反応性イオンエ
ッチング（ＲＩＥ）で各層１３〜１５をゲート電極形状
に加工する。ここで、多結晶Ｓｔ層１４ａ及び珪化タン
グステン層１４ｂからゲート電極１４が形成される。

次いで、第２図（ｂ）に示す如く、加速電圧２ｋｅＶの
Ｂ＋イオンを基板表面に５　Ｘ　１０ｌ′３ｃ『２注入
して、７００℃，３０分のアニールを行い、深さ０．１
μｍのｐ一層（第２導電型不純物拡散層）１６を形成す
る。このｐ一層１６は、ソース・ドレイン領域となるも
のである。その後、ゲートｍ極部の側壁に横方向厚み０
．１μｍの８１０２［１１７を形成する。この側壁酸化
膜１７は、全面に厚さｌ５００入のＳｉｎ２膜を彼着し
たのち、異方性ドライエッチングでエッチバックするこ
とにより得られる。

次いで、第２図（ｃ）に示す如く、絶縁膜１２，１５．
１７で覆われていない基板Ｓｉの露出部、即ちソース・
ドレインとなるｐ一層１６上に、厚さ１２００大の単結
晶Ｓｔ層（単結晶半導体層）１８をＣＶＤ法でエビタキ
シャル成長する。このＳｉの選択成長は、Ｈ２で希釈し
たＳｉＨ４ガスを用いて、５００℃にてＩＰａの条件で
行う。

次いで、第２図（ｄ）に示す如く、全面に厚さ３００入
のＮｉ膜１９を蒸着形成する。次いで、３５０℃，３０
分のＡｒ中の熱処理及び８５０℃．ｌＯ分の熱処理を行
い、第２図（ｅ）に示す如く、厚さ１０００入のＮｉＳ
ｉ２層（金属一半導体合金層）２０を形成し、未反応の
Ｎｉ膜１９をＨ２０２＋ＨＣ　１　＋Ｈ２　０混合液で
除去する。さらに、Ｓｉ層１８をｐ９型とするため、Ｂ
＋イオンを加速電圧１０ｋｅＶでＩ　Ｘ　１０”ｃｍ−
”注入し、８５０℃，３０分の熱処理を行う。

かくして製造されるＭＯＳＩ−ランジスタにおいては、
ｐ　−　ｌｍ　１　６はゲート側壁部下で０，１μ１程
度であり、ＮｉＳｉ２貼り付部は、ｌ０００λのＮｉＳ
ｉ，層２０下に２００入のｐ＋ドーブＳｉ層１８′、そ
の下に０．１μｍのｐ一層１６が形成される。そして、
この製造方法により形成したＭＯＳ｝ランジスタは、ゲ
ート長０．ｌμｍまで正常に動作した。

このように本実施例によれば、ｐ一不純物拡散層１６上
に単結晶Ｓｔ層１８を形成し、このＳｔ層ｌ８とＮｉ膜
ｌ９とを合金化してＮｊＳｆ２層２０を形成しているの
で、シリサイドにより基板Ｓｉが浸蝕されることはない
。従って、ｐ一層１６を十分薄く、且つＮｉＳｉ２層２
０を比較的厚く形成することができ、低抵抗で浅いソー
ス・ドレインを持つ微細ＭＯＳ｝ランジスタを実現する
ことが可能となり、微細ＭＯＳトランジスタの性能向上
に寄与することができる。具体的には、微細ＭＯＳ｝ラ
ンジスタのショートチャネル効果を抑制することができ
、且つソース・ドレイン領域の低抵抗化及び寄生容量の
低減化をはかり得る。また、製造工程としては、従来方
法に単結晶Ｓｉ層１８を成長する工程を付加するのみで
よく、簡易に実現し得る等の利点もある。

第３図は本発明の他の実施例を説明するための工程断面
図である。なお、第２図と同一部分には同一符号を付し
て、その詳しい説明は省略する。

この実施例が先に説明した実施例と異なる点は、Ｓｉ層
の選択成長方法にある。この実施例では、まず前記第２
図（ａ）（ｂ）に示す工程の後、第３図（ａ）に示す如
く全面に厚さ２０００入のＳｎ膜２１を蒸着する。次い
で、４５０℃にて１０Ｐａの条件でＳｉＨ４を導入し、
第３図（ｂ）に示す如く、Ｓｎ膜２１の下のＳｔ表面露
出部にのみ厚さｌ２００入の単結晶Ｓｉ層２２を選択成
長させる。

このとき、Ｓｎ膜２１は融点が１５０〜２００℃と低い
ので、上記温度では溶融状態となり、Ｓｉはこの溶融Ｓ
ｎを突き抜けて下地Ｓｉ表面に成長することになる。な
お、Ｓｎの代わりには、■，■又はＶ族に属する元素か
らなる低融点膜を用いることができる。

これ以降は、Ｓｎ膜２１を除去したのち、先の実施例と
同様に（第２図　（Ｃ）〜（ｅ））シリサイド形成，ソ
ース・ドレイン形成を行うことにより、ＭＯＳトランジ
スタが完或する。ここで、Ｓｎ膜２１を除去した状態は
前記第２図（ｅ）と同様であり、従って先の実施例と同
様に低抵抗で浅いソース・ドレインを持つ微細ＭＯＳ｝
ランジスタを実現することが可能となる。

なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記単結晶半導体層上に形成する金属膜
は、Ｎｉに限るものではなくシリサイド化する金属であ
ればよい。実施例では、シリサイド合金層下に形成した
ｐ＋層及びｐ一層は各々　２００入，　１０００入であ
るが、ｏ．ｉμｍ近傍以下のｐ　＋　／　ｎ又はｎ　＋
　／　ｐ接合の場合、合金層の下端が平坦であることが
望ましい。

それ故、形成するシリサイドとしてはエビタキシャル成
長するシリサイド、例えばＮ　ｉＳ　ｌ　２　１ＣｏＳ
ｉ２，Ｐｄ２　Ｓｔ，ＰｔＳｉ等が望ましい。

また、実施例では単結晶半導体層を形成した後にイオン
注入により第２導電型としたが、予め不純物を導入させ
ておき第２導電型半導体層を形成するようにしてもよい
。さらに、本発明はＭＯＳ｝ランジスタの製造に限らず
、電極構造の異なる他のＦＥＴ，例えばショットキー接
合型ＦＥＴ或いはＭＩＳ構造ＦＥＴにも適用できる。こ
れ以外にもまた本発明は、コンタクトホールにおける拡
散層と配線層との接続に適用することも可能である。そ
の他、本発明の要旨を逸脱しない範囲で、種々変形して
実施することができる。

［発明の効果］ 以上詳述したように本発明によれば、不純物拡散層の上
に単結晶半導体層を形成し、この半導体層と金属とでシ
リサイド合金層を形成するようにしているので、もとも
との半導体基板表面層を浸蝕することなく合金層を形成
することができる。従って、不純物拡散層を浅く形成で
きるのと共に、その低抵抗化をはかり得、微細ＭＯＳト
ランジスタのショートチャネル効果の抑制，低抵抗化及
び寄生容量の低減等に寄与することが可能である。

【図面の簡単な説明】

第１図は本発明の作用を説明するためのもので拡散層と
合金層との接続部構或を示す断面図、第２図は本発明の
一実施例に係わる半導体装置の製造工程を示す断面図、
第３図は本発明の他の実施例を説明するための工程断面
図、第４図は従来の半導体装置の製造工程を示す断面図
、第５図は従来の問題点を説明するための断面図である
。 １．１１−ｎ型Ｓｉ基板 （第１導電型半導体基板）、 １２・・・フィールド酸化膜、 １３・・・ゲート酸化一膜、 １４・・・ゲート電極、 ２．１５・・・ＳｉＯ２膜、 ３．１６・・・ｐ一層 （第２導電型不純物拡散層）、 １７・・・側壁絶縁膜、 ４，１８．２２・・・単結晶Ｓｉ層 （第２導電型半導体層）、 １つ・・・Ｎｉ膜（金属膜）、 ５，２０・・・ＮｉＳｉ２層（合金層）、２１・・・Ｓ
ｎ膜。 第１図

Claims (2)

【特許請求の範囲】
1. （１）第１導電型半導体基板の表面に離間して設けられ
   た第２導電型不純物拡散層と、これらの拡散層間のチャ
   ネル領域上にゲート絶縁膜を介して設けられたゲート電
   極と、前記拡散層上に選択的に設けられた第２導電型半
   導体層と、この半導体層上に設けられた該半導体と金属
   との合金層とを具備してなることを特徴とする半導体装
   置。
2. （２）第１導電型半導体基板の表面の一部に第２導電型
   不純物拡散層を形成する工程と、前記拡散層上に半導体
   層をエピタキシャル成長する工程と、前記半導体層の一
   部を浸蝕するべく金属−半導体合金層を自己整合的に形
   成する工程とを含むことを特徴とする半導体装置の製造
   方法。