JP3110054B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００２】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にＭＯＳ型電界効果トランジスタのゲート電
極部の形成方法に関する
に係り、特にＭＯＳ型電界効果トランジスタのゲート電
極部の形成方法に関する
【０００３】
【従来の技術】近年、コンピューターや通信機器の重要
部分には、大規模集積回路（ＬＳＩ）が多用されてい
る。ＬＳＩ単体の性能を上げる１つの方法は、トランジ
スタ等のＬＳＩ基本素子を微細化してＬＳＩの集積度を
高めることである。例えば、ＭＯＳ型電界効果トランジ
スタの場合には、ゲート電極と自己整合的にソース，ド
レイン不純物拡散層を形成することでゲート電極の工程
余裕を小さくして素子の微細化を行っている。この場
合、ゲート電極材料にはソース，ドレイン不純物拡散層
を形成する際の熱プロセスに耐えることができる多結晶
シリコンが用いられている。多結晶シリコンはＡｌに比
べて抵抗が高いので、通常、リン拡散により導電性を改
善している。
部分には、大規模集積回路（ＬＳＩ）が多用されてい
る。ＬＳＩ単体の性能を上げる１つの方法は、トランジ
スタ等のＬＳＩ基本素子を微細化してＬＳＩの集積度を
高めることである。例えば、ＭＯＳ型電界効果トランジ
スタの場合には、ゲート電極と自己整合的にソース，ド
レイン不純物拡散層を形成することでゲート電極の工程
余裕を小さくして素子の微細化を行っている。この場
合、ゲート電極材料にはソース，ドレイン不純物拡散層
を形成する際の熱プロセスに耐えることができる多結晶
シリコンが用いられている。多結晶シリコンはＡｌに比
べて抵抗が高いので、通常、リン拡散により導電性を改
善している。
【０００４】しかしながらスケーリング則に従い素子の
微細化を行うと、ゲート電極の極薄化により、ソース，
ドレイン不純物拡散層を形成する際のイオン注入のとき
に、ゲート電極がマスクとして機能せず、不純物イオン
がゲート電極を突き抜けてゲート絶縁膜やチャネル領域
に達し、トランジスタ特性が劣化するという不都合があ
った。
微細化を行うと、ゲート電極の極薄化により、ソース，
ドレイン不純物拡散層を形成する際のイオン注入のとき
に、ゲート電極がマスクとして機能せず、不純物イオン
がゲート電極を突き抜けてゲート絶縁膜やチャネル領域
に達し、トランジスタ特性が劣化するという不都合があ
った。
【０００５】図１３にはこのような不都合を解決したＭ
ＯＳ型電界効果トランジスタの断面図が示されている。
ＯＳ型電界効果トランジスタの断面図が示されている。
【０００６】これを製造工程に従い説明すると、最初、
シリコンからなる半導体基板１の表面をフィールド酸化
膜３で区分して素子形成領域を形成する。
シリコンからなる半導体基板１の表面をフィールド酸化
膜３で区分して素子形成領域を形成する。
【０００７】次に素子形成領域にゲート絶縁膜５を形成
し、このゲート絶縁膜５上に多結晶シリコン膜７及びシ
リコン酸化膜やシリコン窒化膜などの絶縁膜９とからな
る積層膜を形成する。
し、このゲート絶縁膜５上に多結晶シリコン膜７及びシ
リコン酸化膜やシリコン窒化膜などの絶縁膜９とからな
る積層膜を形成する。
【０００８】次にこの積層膜をゲート電極状にエッチン
グ加工してゲート電極部１１を形成する。そしてこのゲ
ート電極部１１をマスクとして不純物イオンを半導体基
板１に注入することで自己整合的にソース，ドレイン不
純物拡散層１３，１５を形成する。
グ加工してゲート電極部１１を形成する。そしてこのゲ
ート電極部１１をマスクとして不純物イオンを半導体基
板１に注入することで自己整合的にソース，ドレイン不
純物拡散層１３，１５を形成する。
【０００９】このような製造方法だと、ソース，ドレイ
ン不純物拡散層１３，１５を形成するために半導体基板
１に不純物イオンを打ち込んでも、多結晶シリコン膜７
は絶縁膜９により保護されているので、不純物イオンが
多結晶シリコン膜７を突き抜けてゲート絶縁膜５やチャ
ネル領域に注入することを防止できる。
ン不純物拡散層１３，１５を形成するために半導体基板
１に不純物イオンを打ち込んでも、多結晶シリコン膜７
は絶縁膜９により保護されているので、不純物イオンが
多結晶シリコン膜７を突き抜けてゲート絶縁膜５やチャ
ネル領域に注入することを防止できる。
【００１０】また、他の製造方法を図１４を用いて説明
する。なお、図１３のＭＯＳ型電界効果トランジスタと
対応する部分には図１３と同一符号を付し、詳細な説明
は省略する。
する。なお、図１３のＭＯＳ型電界効果トランジスタと
対応する部分には図１３と同一符号を付し、詳細な説明
は省略する。
【００１１】先ず、素子形成領域にゲート絶縁膜５，多
結晶シリコン膜７を順次形成する。この多結晶シリコン
膜７は不純物イオンの突き抜けを防ぐため初めに余裕を
もって厚く堆積するのが普通である。
結晶シリコン膜７を順次形成する。この多結晶シリコン
膜７は不純物イオンの突き抜けを防ぐため初めに余裕を
もって厚く堆積するのが普通である。
【００１２】次に多結晶シリコン膜７をエッチングして
ゲート電極状に形成した後、或いはゲート側壁形成後に
欠陥除去の目的で酸化を行う。
ゲート電極状に形成した後、或いはゲート側壁形成後に
欠陥除去の目的で酸化を行う。
【００１３】次に図１３のＭＯＳトランジスタの製造方
法と同様に、ゲート電極１１をマスクに用いて不純物イ
オンを半導体基板１に打ち込みソース，ドレイン不純物
拡散層１３，１５を形成する。
法と同様に、ゲート電極１１をマスクに用いて不純物イ
オンを半導体基板１に打ち込みソース，ドレイン不純物
拡散層１３，１５を形成する。
【００１４】このような製造方法では、多結晶シリコン
の酸化速度が単結晶シリコンのそれより速いため、絶縁
膜９ａの膜厚は、ゲート領域では厚くソース，ドレイン
不純物拡散領域上では薄くなる。
の酸化速度が単結晶シリコンのそれより速いため、絶縁
膜９ａの膜厚は、ゲート領域では厚くソース，ドレイン
不純物拡散領域上では薄くなる。
【００１５】しかしながら上述した製造方法では、どち
らの場合も多結晶シリコン７上に絶縁膜９，９ａを形成
しているので、ゲート電極部１１に新たな加工や処理を
施す場合には厚い絶縁膜９を除去する必要がある。この
ため、この絶縁膜９の加工や除去に起因する問題が生じ
る。例えば、図１３のＭＯＳトランジスタにおいて、ゲ
ートの配線抵抗及びソース・ドレインの寄生抵抗の低減
化を図るためにＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−ａｌｉｇ
ｎｅｄ Ｓｉｌｉｃｉｄｅ）の技術を用いてソース，ド
レイン不純物拡散層１３，１５上と同時にゲート電極上
にもシリサイドを形成する場合には、多結晶シリコン膜
７上に金属膜を堆積し、熱酸化させる必要があるため絶
縁膜９をエッチング除去しなければならないが、絶縁膜
９は厚いのでエッチングの際にフィールド酸化膜３が不
要にエッチングされ、接合リークなどに悪影響を及ぼす
恐れがある。
らの場合も多結晶シリコン７上に絶縁膜９，９ａを形成
しているので、ゲート電極部１１に新たな加工や処理を
施す場合には厚い絶縁膜９を除去する必要がある。この
ため、この絶縁膜９の加工や除去に起因する問題が生じ
る。例えば、図１３のＭＯＳトランジスタにおいて、ゲ
ートの配線抵抗及びソース・ドレインの寄生抵抗の低減
化を図るためにＳＡＬＩＣＩＤＥ（Ｓｅｌｆ−ａｌｉｇ
ｎｅｄ Ｓｉｌｉｃｉｄｅ）の技術を用いてソース，ド
レイン不純物拡散層１３，１５上と同時にゲート電極上
にもシリサイドを形成する場合には、多結晶シリコン膜
７上に金属膜を堆積し、熱酸化させる必要があるため絶
縁膜９をエッチング除去しなければならないが、絶縁膜
９は厚いのでエッチングの際にフィールド酸化膜３が不
要にエッチングされ、接合リークなどに悪影響を及ぼす
恐れがある。
【００１６】
【発明が解決しようとする課題】上述の如く従来のＭＯ
Ｓトランジスタの製造方法では、不純物拡散層を形成す
るときに、不純物イオンがゲート電極を貫通してゲート
絶縁膜やチャネル領域に注入するのを防止するために、
ゲート電極上に保護膜を形成していた。或いは途中の酸
化工程中に多結晶シリコン膜上に厚い酸化膜が形成され
る。このため、ゲート電極に新たな加工や処理を施す際
に保護膜の除去が必要な場合には、製造が複雑になった
り、保護膜の除去工程で種々な問題が生じたりする。
Ｓトランジスタの製造方法では、不純物拡散層を形成す
るときに、不純物イオンがゲート電極を貫通してゲート
絶縁膜やチャネル領域に注入するのを防止するために、
ゲート電極上に保護膜を形成していた。或いは途中の酸
化工程中に多結晶シリコン膜上に厚い酸化膜が形成され
る。このため、ゲート電極に新たな加工や処理を施す際
に保護膜の除去が必要な場合には、製造が複雑になった
り、保護膜の除去工程で種々な問題が生じたりする。
【００１７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ゲート電極部の不要部
分を確実にしかも容易に除去できる半導体層の製造方法
およびその製造方法にて製造可能な構成を有する半導体
装置を提供することにある。
ので、その目的とするところは、ゲート電極部の不要部
分を確実にしかも容易に除去できる半導体層の製造方法
およびその製造方法にて製造可能な構成を有する半導体
装置を提供することにある。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、所定の素子形
成加工が施された半導体基板上に絶縁膜、導電性膜及び
保護膜を順次形成する工程と、前記絶縁膜、導電性膜及
び保護膜をエッチングしてゲート電極部を形成する工程
と、前記ゲート電極部をマスクとして前記半導体基板に
不純物イオンを注入して不純物拡散層を形成する工程
と、前記絶縁膜、導電性膜及び保護膜の側壁に側壁絶縁
膜を形成する工程と、前記ゲート電極部及び前記側壁絶
縁膜を覆うように前記半導体基板の全面にエッチバック
材料を平坦に堆積する工程と、前記エッチバック材料の
全面をエッチングして前記保護膜を除去することによっ
て、前記導電性膜及び前記側壁絶縁膜の表面を露出させ
る工程とを有することを特徴とする。また、本発明の半
導体装置は、所定の素子形成加工が施された半導体基板
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記ゲート電極を挟むように
前記半導体基板の表面に選択的に形成され一対の不純物
拡散層と、前記ゲート絶縁膜及び前記ゲート電極の側壁
に形成された側壁絶縁膜であって、その上部表面が平坦
かつ前記ゲート電極の上部表面と同一平面上に存在する
とともに、その下部底面の全体が前記不純物拡散層と直
接コンタクトする側壁絶縁膜と、前記ゲート電極の表面
及び前記不純物拡散層の表面に形成された金属シリサイ
ド層とを備えていることを特徴とする。
めに、本発明の半導体装置の製造方法は、所定の素子形
成加工が施された半導体基板上に絶縁膜、導電性膜及び
保護膜を順次形成する工程と、前記絶縁膜、導電性膜及
び保護膜をエッチングしてゲート電極部を形成する工程
と、前記ゲート電極部をマスクとして前記半導体基板に
不純物イオンを注入して不純物拡散層を形成する工程
と、前記絶縁膜、導電性膜及び保護膜の側壁に側壁絶縁
膜を形成する工程と、前記ゲート電極部及び前記側壁絶
縁膜を覆うように前記半導体基板の全面にエッチバック
材料を平坦に堆積する工程と、前記エッチバック材料の
全面をエッチングして前記保護膜を除去することによっ
て、前記導電性膜及び前記側壁絶縁膜の表面を露出させ
る工程とを有することを特徴とする。また、本発明の半
導体装置は、所定の素子形成加工が施された半導体基板
上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に
形成されたゲート電極と、前記ゲート電極を挟むように
前記半導体基板の表面に選択的に形成され一対の不純物
拡散層と、前記ゲート絶縁膜及び前記ゲート電極の側壁
に形成された側壁絶縁膜であって、その上部表面が平坦
かつ前記ゲート電極の上部表面と同一平面上に存在する
とともに、その下部底面の全体が前記不純物拡散層と直
接コンタクトする側壁絶縁膜と、前記ゲート電極の表面
及び前記不純物拡散層の表面に形成された金属シリサイ
ド層とを備えていることを特徴とする。
【００１９】
【作用】本発明の半導体装置の製造方法によれば、エッ
チングで電極部の不要部分を除去する際に電極部の不要
部分以外はエッチバック材料により保護されているので
の不要に除去されることはない。また、電極部の不要部
分だけを確実に、しかも容易に除去できるのでこの除去
工程の前後における工程の選択範囲が広がる。また、シ
リコン基板とゲート電極との段差が減少するため、以後
の配線形成が容易になる。
チングで電極部の不要部分を除去する際に電極部の不要
部分以外はエッチバック材料により保護されているので
の不要に除去されることはない。また、電極部の不要部
分だけを確実に、しかも容易に除去できるのでこの除去
工程の前後における工程の選択範囲が広がる。また、シ
リコン基板とゲート電極との段差が減少するため、以後
の配線形成が容易になる。
【００２０】
【実施例】以下、図面を参照しながら実施例を説明す
る。なお、図１３，１４の従来例と対応する部分には図
１３，１４と同一符号を付し、詳細な説明は省略する。
る。なお、図１３，１４の従来例と対応する部分には図
１３，１４と同一符号を付し、詳細な説明は省略する。
【００２１】図１〜図８には本発明の一実施例に係る半
導体装置の製造工程断面図が示されている。これは本発
明をサリサイド構造のＭＯＳ型電界効果トランジスタに
適用したものである。
導体装置の製造工程断面図が示されている。これは本発
明をサリサイド構造のＭＯＳ型電界効果トランジスタに
適用したものである。
【００２２】まず、図１に示す如く、シリコン基板１上
に熱酸化によりフィールド酸化膜３を形成した後、この
酸化膜３で囲まれた素子形成領域に、不純物イオンを注
入してチャネル領域を形成すると共に熱酸化によりゲー
ト絶縁膜５を形成する。
に熱酸化によりフィールド酸化膜３を形成した後、この
酸化膜３で囲まれた素子形成領域に、不純物イオンを注
入してチャネル領域を形成すると共に熱酸化によりゲー
ト絶縁膜５を形成する。
【００２３】次に図２に示すようにＣＶＤ法を用いてゲ
ート絶縁膜５が形成された半導体基板１上に多結晶シリ
コン膜７を堆積した後、ＰＯＣｌ３雰囲気中でこの多結
晶シリコン膜７中にリンを拡散させる。次いでこの多結
晶シリコン膜７上にＣＶＤ法によりシリコン酸化膜８を
堆積させ、フォトリソグラフィによりゲート絶縁膜５と
多結晶シリコン膜７とシリコン酸化膜８との積層膜をゲ
ート電極状にパターニングしてゲート電極部１１を形成
する。
ート絶縁膜５が形成された半導体基板１上に多結晶シリ
コン膜７を堆積した後、ＰＯＣｌ３雰囲気中でこの多結
晶シリコン膜７中にリンを拡散させる。次いでこの多結
晶シリコン膜７上にＣＶＤ法によりシリコン酸化膜８を
堆積させ、フォトリソグラフィによりゲート絶縁膜５と
多結晶シリコン膜７とシリコン酸化膜８との積層膜をゲ
ート電極状にパターニングしてゲート電極部１１を形成
する。
【００２４】次に図３に示すようにシリコン酸化膜，シ
リコン窒化膜等の絶縁膜材料を全面に堆積し、この絶縁
膜材料を異方性エッチングで加工してゲートの側壁に側
壁絶縁膜１２を形成する。次いでゲート電極部１１，側
壁絶縁膜１２をマスクとして半導体基板１に不純物イオ
ンを打ち込み、この基板１の表面をランプアニール等で
不純物イオンを熱拡散させてソース，ドレイン不純物拡
散層１３，１５を形成する。
リコン窒化膜等の絶縁膜材料を全面に堆積し、この絶縁
膜材料を異方性エッチングで加工してゲートの側壁に側
壁絶縁膜１２を形成する。次いでゲート電極部１１，側
壁絶縁膜１２をマスクとして半導体基板１に不純物イオ
ンを打ち込み、この基板１の表面をランプアニール等で
不純物イオンを熱拡散させてソース，ドレイン不純物拡
散層１３，１５を形成する。
【００２５】次に図４に示すように不純物拡散層１３，
１５が形成された半導体基板１の全面にゲート電極部１
１が少くとも隠れる程度にフォトレジストなどのエッチ
バック材料１７を塗布する。
１５が形成された半導体基板１の全面にゲート電極部１
１が少くとも隠れる程度にフォトレジストなどのエッチ
バック材料１７を塗布する。
【００２６】次に図５に示すように異方性エッチングに
よりシリコン酸化膜８，側壁絶縁膜１２の上部を除去し
て多結晶シリコン膜７の表面を露出させる。
よりシリコン酸化膜８，側壁絶縁膜１２の上部を除去し
て多結晶シリコン膜７の表面を露出させる。
【００２７】次に図６に示すようにエッチバック材料１
７を除去した後に、半導体基板１の全面にスパッタリン
グ法を用いて金属膜１９例えばＴｉ膜を３０〜４０ｎｍ
程度の厚さに堆積する。
７を除去した後に、半導体基板１の全面にスパッタリン
グ法を用いて金属膜１９例えばＴｉ膜を３０〜４０ｎｍ
程度の厚さに堆積する。
【００２８】次に図７に示すようにＮ２ 又はＡｒ雰囲
気中で６００〜７５０℃程度のＲＴＡ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行うことで、金
属膜１９と多結晶シリコン膜７及び不純物拡散層１３，
１５とを反応させシリサイド層２１ａ，２１ｂを形成す
る。ここで、１９ａは反応せずに残った金属膜１９であ
る。
気中で６００〜７５０℃程度のＲＴＡ（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を行うことで、金
属膜１９と多結晶シリコン膜７及び不純物拡散層１３，
１５とを反応させシリサイド層２１ａ，２１ｂを形成す
る。ここで、１９ａは反応せずに残った金属膜１９であ
る。
【００２９】次に図８に示すようにアンモニアと過酸化
水素水と水との混合液等を用いて未反応の金属膜１９ａ
を選択的に除去する。次いで、９００℃程度のＲＴＡを
行いシリサイド層２１ａ，２１ｂを低抵抗化させる。
水素水と水との混合液等を用いて未反応の金属膜１９ａ
を選択的に除去する。次いで、９００℃程度のＲＴＡを
行いシリサイド層２１ａ，２１ｂを低抵抗化させる。
【００３０】最後に、基板１上に層間絶縁膜，コンタク
トホールを設けた後、配線を形成してＭＯＳ型電界効果
トランジスタが完成する。
トホールを設けた後、配線を形成してＭＯＳ型電界効果
トランジスタが完成する。
【００３１】このような製造方法だと、多結晶シリコン
膜７上に設けられたシリコン酸化膜８により、不純物拡
散層１３，１５形成の際に不純物イオンが多結晶シリコ
ン膜７を貫通してゲート絶縁膜やチャネル領域に注入さ
れるのを防止できるのは勿論のこと、シリコン酸化膜８
の除去は基板全面に塗布されたエッチバック材料１７を
全面エッチングすることで行っているので容易になる。
また、従来のようにフィールド酸化膜３が不要にエッチ
ングされ大幅に後退することもない。このためサリサイ
ド工程を行なっても接合リークの増加を防ぐことができ
る。また、この工程はゲート上のみを選択的に除去する
ため、基板シリコン上，ゲート電極上端の段差を減少さ
せ、後の配線工程を容易にするという利点もある。更
に、シリコン酸化膜８を上述した方法で除去したこと
で、不純物拡散層１３，１５を形成した後、図６〜図８
のサリサイド工程に移らず他の工程に行うことも容易に
できるという利点がある。
膜７上に設けられたシリコン酸化膜８により、不純物拡
散層１３，１５形成の際に不純物イオンが多結晶シリコ
ン膜７を貫通してゲート絶縁膜やチャネル領域に注入さ
れるのを防止できるのは勿論のこと、シリコン酸化膜８
の除去は基板全面に塗布されたエッチバック材料１７を
全面エッチングすることで行っているので容易になる。
また、従来のようにフィールド酸化膜３が不要にエッチ
ングされ大幅に後退することもない。このためサリサイ
ド工程を行なっても接合リークの増加を防ぐことができ
る。また、この工程はゲート上のみを選択的に除去する
ため、基板シリコン上，ゲート電極上端の段差を減少さ
せ、後の配線工程を容易にするという利点もある。更
に、シリコン酸化膜８を上述した方法で除去したこと
で、不純物拡散層１３，１５を形成した後、図６〜図８
のサリサイド工程に移らず他の工程に行うことも容易に
できるという利点がある。
【００３２】かくして本実施例では、多結晶シリコン膜
７の保護膜となるシリコン酸化膜８をエッチバック法を
用いて除去することにより不都合を招くこと無く容易に
多結晶シリコン膜７の表面を露出することができ、もっ
て信頼性の高いサリサイド構造のＭＯＳトランジスタを
容易に製造することができる。
７の保護膜となるシリコン酸化膜８をエッチバック法を
用いて除去することにより不都合を招くこと無く容易に
多結晶シリコン膜７の表面を露出することができ、もっ
て信頼性の高いサリサイド構造のＭＯＳトランジスタを
容易に製造することができる。
【００３３】図９〜図１１には本発明の第２の実施例に
係る半導体装置の製造工程断面図が示されている。な
お、図１〜図８の第１の実施例と対応する部分には図１
〜図８と同一符号を付し、詳細な説明は省略する。
係る半導体装置の製造工程断面図が示されている。な
お、図１〜図８の第１の実施例と対応する部分には図１
〜図８と同一符号を付し、詳細な説明は省略する。
【００３４】最初、図９に示すように半導体基板１の素
子形成領域上にゲート絶縁膜５，ゲート電極部１１，即
席絶縁膜及び不純物拡散層１３，１５を第１の実施例と
同様な方法を用いて形成した後、全面にエッチバック材
料１７を塗布する。
子形成領域上にゲート絶縁膜５，ゲート電極部１１，即
席絶縁膜及び不純物拡散層１３，１５を第１の実施例と
同様な方法を用いて形成した後、全面にエッチバック材
料１７を塗布する。
【００３５】次に図１０に示すようにエッチバック材料
１７の全面に異方性エッチングを施してシリコン酸化膜
８の表面を露出させる。
１７の全面に異方性エッチングを施してシリコン酸化膜
８の表面を露出させる。
【００３６】次に図１１に示すようにエッチング条件を
多結晶シリコン膜７とシリコン酸化膜８とのエッチング
選択比が十分大きなるように選び、等方性のドライエッ
チングよりシリコン酸化膜８のみを除去する。
多結晶シリコン膜７とシリコン酸化膜８とのエッチング
選択比が十分大きなるように選び、等方性のドライエッ
チングよりシリコン酸化膜８のみを除去する。
【００３７】この後、第１の実施例で説明した図６以降
と同様な製造工程を経てサリサイド構造のＭＯＳトラン
ジスタが完成する。
と同様な製造工程を経てサリサイド構造のＭＯＳトラン
ジスタが完成する。
【００３８】このような製造方法でも先に説明した実施
例と同様な効果が得れるのは勿論のこと、シリコン酸化
膜８の表面が露出した後、選択的にシリコン酸化膜８を
除去しているので多結晶シリコン膜７のダメージが少な
くて済み信頼性がより高くなる。また、多結晶シリコン
膜７の表面に段差ある場合でも基板１上に位置によって
多結晶シリコン膜７の厚さが変わらないという利点もあ
る。
例と同様な効果が得れるのは勿論のこと、シリコン酸化
膜８の表面が露出した後、選択的にシリコン酸化膜８を
除去しているので多結晶シリコン膜７のダメージが少な
くて済み信頼性がより高くなる。また、多結晶シリコン
膜７の表面に段差ある場合でも基板１上に位置によって
多結晶シリコン膜７の厚さが変わらないという利点もあ
る。
【００３９】なお、本発明は上述した実施例に限定され
るものではない。例えば第１の実施例では多結晶シリコ
ン膜７上にシリコン酸化膜８をＣＶＤ法を用いて形成し
たが、熱酸化法を用いて形成しても良い。また、同実施
例では側壁絶縁膜１２の形成，不純物イオンの注入，不
純物イオンの熱拡散という工程順序で不純物拡散層１
３，１５を形成したが、その順序はトランジスタの信頼
性や電流駆動力等の都合により適宜変えても良い。更に
同実施例において多結晶シリコン膜７の表面を露出させ
た後に、Ｓｉ，Ｇｅ等のＩＶｂ族元素、Ａｒ，Ｘｅ等の
不活性元素、多結晶シリコン膜７と同導電型の不純物元
素及びその化合物等のイオンを、エッチバック材料１７
をマスクにして多結晶シリコン膜７に打ち込み、その表
面をアモルファス化することでシリサイド層２１ａ，２
１ｂの形成速度を早めることができる。
るものではない。例えば第１の実施例では多結晶シリコ
ン膜７上にシリコン酸化膜８をＣＶＤ法を用いて形成し
たが、熱酸化法を用いて形成しても良い。また、同実施
例では側壁絶縁膜１２の形成，不純物イオンの注入，不
純物イオンの熱拡散という工程順序で不純物拡散層１
３，１５を形成したが、その順序はトランジスタの信頼
性や電流駆動力等の都合により適宜変えても良い。更に
同実施例において多結晶シリコン膜７の表面を露出させ
た後に、Ｓｉ，Ｇｅ等のＩＶｂ族元素、Ａｒ，Ｘｅ等の
不活性元素、多結晶シリコン膜７と同導電型の不純物元
素及びその化合物等のイオンを、エッチバック材料１７
をマスクにして多結晶シリコン膜７に打ち込み、その表
面をアモルファス化することでシリサイド層２１ａ，２
１ｂの形成速度を早めることができる。
【００４０】また、第２の実施例ではドライエッチング
によりシリコン酸化膜８を除去したが、ＨＦ系のエッチ
ング液等を用いたウエットエッチングによりシリコン酸
化膜８をしても良い。
によりシリコン酸化膜８を除去したが、ＨＦ系のエッチ
ング液等を用いたウエットエッチングによりシリコン酸
化膜８をしても良い。
【００４１】また、図３の工程の後にソース，ドレイン
不純物拡散層１３，１５上にシリコン膜２２を選択成長
させた後、図４〜図８の工程を実施すれば図１２に示す
ように段差は更に縮小される。
不純物拡散層１３，１５上にシリコン膜２２を選択成長
させた後、図４〜図８の工程を実施すれば図１２に示す
ように段差は更に縮小される。
【００４２】なお、上記実施例では多結晶シリコン膜８
上及びその側壁の絶縁膜は異なる材料でそれぞれ形成し
たが、必要に応じて同じ材料で形成しても良い。また、
多結晶シリコン膜７の保護膜の材料としてシリコン酸化
膜８を用いたが、エッチング条件を適宜変える等すれば
他の材料、例えばシリコン窒化膜等を用いても同様な効
果を得ることができる。更にまた、上記実施例では多結
晶シリコン膜７と絶縁膜５，８との積層構造について説
明したが、本発明は任意の積層構造或いは単相構造の半
導体装置にも適用できる。そして異方性エッチングと等
方性エッチングを適宜組み合わせることによりゲート電
極部上の段差を減少させたりゲート電極部の厚みを一定
に保つことができ、これにより前後の工程、例えば多層
配線の形成工程を考慮すると従来より自由な製造工程を
構成することができる。その他、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
上及びその側壁の絶縁膜は異なる材料でそれぞれ形成し
たが、必要に応じて同じ材料で形成しても良い。また、
多結晶シリコン膜７の保護膜の材料としてシリコン酸化
膜８を用いたが、エッチング条件を適宜変える等すれば
他の材料、例えばシリコン窒化膜等を用いても同様な効
果を得ることができる。更にまた、上記実施例では多結
晶シリコン膜７と絶縁膜５，８との積層構造について説
明したが、本発明は任意の積層構造或いは単相構造の半
導体装置にも適用できる。そして異方性エッチングと等
方性エッチングを適宜組み合わせることによりゲート電
極部上の段差を減少させたりゲート電極部の厚みを一定
に保つことができ、これにより前後の工程、例えば多層
配線の形成工程を考慮すると従来より自由な製造工程を
構成することができる。その他、本発明の要旨を逸脱し
ない範囲で種々変形して実施できる。
【００４３】
【発明の効果】以上述べたように本発明によれば、電極
部の不要な部分のみを容易にしかも確実に除去でき、電
極部の加工前後の工程の自由度を高めることができるよ
うになる。
部の不要な部分のみを容易にしかも確実に除去でき、電
極部の加工前後の工程の自由度を高めることができるよ
うになる。
【図１】本発明の一実施例に係る半導体装置の製造工程
断面図
断面図
【図２】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図３】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図４】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図５】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図６】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図７】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図８】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図９】本発明の一実施例に係る半導体装置の製造工程
断面図。
断面図。
【図１０】本発明の一実施例に係る半導体装置の製造工
程断面図。
程断面図。
【図１１】本発明の一実施例に係る半導体装置の製造工
程断面図。
程断面図。
【図１２】本発明の他の実施例に係る半導体装置の製造
工程断面図。
工程断面図。
【図１３】従来の半導体装置の断面図。
【図１４】従来の半導体装置の断面図。
１…半導体基板、３…フィールド酸化膜、５…ゲート絶
縁膜、７…多結晶シリコン膜、８…シリコン酸化膜、１
１…ゲート電極部、１２…側壁絶縁膜、１３…ソース不
純物層拡散層、１５…ドレイン不純物層拡散層、１７…
エッチバック材料，１９，１９ａ…金属膜，２１ａ，２
１ｂ…シリサイド層、２２…シリコン膜。
縁膜、７…多結晶シリコン膜、８…シリコン酸化膜、１
１…ゲート電極部、１２…側壁絶縁膜、１３…ソース不
純物層拡散層、１５…ドレイン不純物層拡散層、１７…
エッチバック材料，１９，１９ａ…金属膜，２１ａ，２
１ｂ…シリサイド層、２２…シリコン膜。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (7)
- 【請求項１】所定の素子形成加工が施された半導体基板
上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート電極を挟むように前記半導体基板の表面に選
択的に形成され一対の不純物拡散層と、 前記ゲート絶縁膜及び前記ゲート電極の側壁に形成され
た側壁絶縁膜であって、その上部表面が平坦かつ前記ゲ
ート電極の上部表面と同一平面上に存在するとともに、
その下部底面の全体が前記不純物拡散層と直接コンタク
トする側壁絶縁膜と、 前記ゲート電極の表面及び前記不純物拡散層の表面に形
成された金属シリサイド層とを具備してなることを特徴
とする半導体装置。 - 【請求項２】所定の素子形成加工が施された半導体基板
上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ゲート絶縁膜及び前記ゲート電極の側壁に形成され
た側壁絶縁膜であって、その上部表面が平坦かつ前記ゲ
ート電極の上部表面と同一平面上に存在する側壁絶縁膜
と、 前記ゲート電極を挟むように前記半導体基板の表面に形
成された一対の不純物拡散層と、 前記不純物拡散層上に形成された半導体層と、 前記ゲート電極及び前記半導体層の表面に形成された金
属シリサイド層とを具備してなることを特徴とする半導
体装置。 - 【請求項３】前記金属シリサイド層は、チタンシリサイ
ド層であることを特徴とする請求項１または請求項２に
記載の半導体装置。 - 【請求項４】所定の素子形成加工が施された半導体基板
上に絶縁膜、導電性膜及び保護膜を順次形成する工程
と、 前記絶縁膜、導電性膜及び保護膜をエッチングしてゲー
ト電極部を形成する工程と、 前記ゲート電極部をマスクとして前記半導体基板に不純
物イオンを注入して不純物拡散層を形成する工程と、 前記絶縁膜、導電性膜及び保護膜の側壁に側壁絶縁膜を
形成する工程と、 前記ゲート電極部及び前記側壁絶縁膜を覆うように前記
半導体基板の全面にエッチバック材料を平坦に堆積する
工程と、 前記エッチバック材料の全面をエッチングして前記保護
膜を除去することによって、前記導電性膜及び前記側壁
絶縁膜の表面を露出させる工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】前記不純物拡散層を形成した後、前記エッ
チバック材料を平坦に堆積する前に、前記不純物拡散層
上にエピタキシャル層を選択的に成長させることを特徴
とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】前記導電性膜として不純物元素を含む多結
晶のシリコン膜を使用し、 前記導電性膜及び前記側壁絶縁膜の表面を露出させる工
程の後に、前記シリコン膜の表面にイオンを注入して、
前記シリコン膜をアモルファス化し、このアモルファス
化されたシリコン膜の表面に金属シリサイド層を形成す
る工程をさらに有することを特徴とする請求項４に記載
の半導体装置の製造方法。 - 【請求項７】前記イオンは、ＩＶｂ族元素、不活性元素
又は前記不純物元素の導電型と導電型の不純物元素若し
くはその化合物のイオンであることを特徴とする請求項
６に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02418768A JP3110054B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02418768A JP3110054B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230039A JPH04230039A (ja) | 1992-08-19 |
| JP3110054B2 true JP3110054B2 (ja) | 2000-11-20 |
Family
ID=18526554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02418768A Expired - Fee Related JP3110054B2 (ja) | 1990-12-27 | 1990-12-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3110054B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3389075B2 (ja) | 1997-10-01 | 2003-03-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2006202860A (ja) * | 2005-01-19 | 2006-08-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4983810B2 (ja) * | 2009-01-05 | 2012-07-25 | 富士通株式会社 | 半導体装置の製造方法 |
-
1990
- 1990-12-27 JP JP02418768A patent/JP3110054B2/ja not_active Expired - Fee Related
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| JPH04230039A (ja) | 1992-08-19 |
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