JPH03240273A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPH03240273A JPH03240273A JP2037643A JP3764390A JPH03240273A JP H03240273 A JPH03240273 A JP H03240273A JP 2037643 A JP2037643 A JP 2037643A JP 3764390 A JP3764390 A JP 3764390A JP H03240273 A JPH03240273 A JP H03240273A
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- JP
- Japan
- Prior art keywords
- region
- source region
- source
- field effect
- effect transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、スイッチング電源、モータ制御等に使用され
る電力用半導体デバイスの一種で、ゲートを溝内に形成
し、素子の微細化による集積度の向上をはかり、オン時
の抵抗を低減した低耐圧のＭＯＳ電界効果トランジスタ
（以下ＲＭＯ８ＦＥＴと称する）に関する。
る電力用半導体デバイスの一種で、ゲートを溝内に形成
し、素子の微細化による集積度の向上をはかり、オン時
の抵抗を低減した低耐圧のＭＯＳ電界効果トランジスタ
（以下ＲＭＯ８ＦＥＴと称する）に関する。
従来の技術
近年、電力用半導体デバイスはバイポーラトランジスタ
に代って、電界効果トランジスタ （以下ＭＯ８ＦＥＴ
と称する）が主流を占めつつある。しかし、従来のＭＯ
ＳＦＥＴには、オン時の導通抵抗が高いためバイポーラ
トランジスタに比較して電力損失が大きいという問題が
ある。またＲＭＯ８ＦＥＴにおける抵抗成分の中ではチ
ャンネル部の抵抗（以下Ｒｃｈと称する〉が支配的であ
るため、オン抵抗低減対策として素子の微細化による集
積度の向上によってＲｃｈ低減をはかるのが一般的であ
る。そこで従来の二重拡散ＭＯ８ＦＥＴ（以下ＤＭＯ８
ＦＥＴと称する）に代って開発されたのが、トレンチ溝
部にゲートを形成したＲＭＯＳＦＥＴである。
に代って、電界効果トランジスタ （以下ＭＯ８ＦＥＴ
と称する）が主流を占めつつある。しかし、従来のＭＯ
ＳＦＥＴには、オン時の導通抵抗が高いためバイポーラ
トランジスタに比較して電力損失が大きいという問題が
ある。またＲＭＯ８ＦＥＴにおける抵抗成分の中ではチ
ャンネル部の抵抗（以下Ｒｃｈと称する〉が支配的であ
るため、オン抵抗低減対策として素子の微細化による集
積度の向上によってＲｃｈ低減をはかるのが一般的であ
る。そこで従来の二重拡散ＭＯ８ＦＥＴ（以下ＤＭＯ８
ＦＥＴと称する）に代って開発されたのが、トレンチ溝
部にゲートを形成したＲＭＯＳＦＥＴである。
以下に従来のＭＯＳＦＥＴについて説明する。
第２図は従来のＤＭＯ８ＦＥＴの要部断面図、第３図は
従来のＲＭＯＳＦＥＴの要部断面図である。
従来のＲＭＯＳＦＥＴの要部断面図である。
第２図において、１はＮ＋型半導体基板、２はその半導
体基板１の上にエピタキシャル成長させたＮ−型のドレ
イン領域、３はそのドレイン領域２の一部に拡散で形威
されたＰ型のチャンネル形成領域、４はＰ十拡散領域、
５はチャンネル形成領域３の一部に拡散により形成され
たソース領域であり、ソース領域５とドレイン領域２と
の間にチャンネル部６が形威されている。７はゲート部
であり、隣接するチャンネル形成領域間を跨いで横方向
に形成されている。さらにソース領域５の一部とゲー°
ト部７を覆って層間絶縁膜８が形成されており、層間絶
縁［８の上に形成されたソース電極９がソース領域５お
よびＰ＋債域４とに共通的に接続されている。
体基板１の上にエピタキシャル成長させたＮ−型のドレ
イン領域、３はそのドレイン領域２の一部に拡散で形威
されたＰ型のチャンネル形成領域、４はＰ十拡散領域、
５はチャンネル形成領域３の一部に拡散により形成され
たソース領域であり、ソース領域５とドレイン領域２と
の間にチャンネル部６が形威されている。７はゲート部
であり、隣接するチャンネル形成領域間を跨いで横方向
に形成されている。さらにソース領域５の一部とゲー°
ト部７を覆って層間絶縁膜８が形成されており、層間絶
縁［８の上に形成されたソース電極９がソース領域５お
よびＰ＋債域４とに共通的に接続されている。
第２図に示すＤＭＯ８ＦＥＴではゲート部７に電圧を印
加すると、ソース領域５から横方向に形成されたチャン
ネル部６を通ってドレイン領域２に電流が流れ、その電
流は半導体基板１の裏面に設けたドレイン電極〈Ｄで示
す〉へと流れる。このようなりＭＯＳＦＥＴではチャン
ネル部６が横方向に形成されているため、製造工程にお
いてチャンネル形成領域３およびソース領域５の広がり
を考慮しなければならず、設計および工程の余裕度が少
なかった。
加すると、ソース領域５から横方向に形成されたチャン
ネル部６を通ってドレイン領域２に電流が流れ、その電
流は半導体基板１の裏面に設けたドレイン電極〈Ｄで示
す〉へと流れる。このようなりＭＯＳＦＥＴではチャン
ネル部６が横方向に形成されているため、製造工程にお
いてチャンネル形成領域３およびソース領域５の広がり
を考慮しなければならず、設計および工程の余裕度が少
なかった。
この問題を解決するために、第３図に示すＲＭＯＳＦＥ
Ｔが開発された。同図に示すＲＭＯＳＦＥＴが第２図に
示すＤＭＯ３ＦＥＴと異なる点は、ＲＭＯＳＦＥＴでは
チャンネル部６が縦方向に形成されていることである。
Ｔが開発された。同図に示すＲＭＯＳＦＥＴが第２図に
示すＤＭＯ３ＦＥＴと異なる点は、ＲＭＯＳＦＥＴでは
チャンネル部６が縦方向に形成されていることである。
すなわち、半導体基板１の主面に各種の処理を施した後
、その表面より第一の溝１０が形威され、その第一の溝
１０の中にゲート部７を形成している。
、その表面より第一の溝１０が形威され、その第一の溝
１０の中にゲート部７を形成している。
このような構造にすれば、チャンネル部６を形成するた
めのＰ型のチャンネル形成領域３の横方向への広がりを
考慮しなくてもよいことになる。したがってゲート部７
の寸法を従来のＤＭＯ８ＦＥＴに比べ縮小でき、素子の
微細化が可能となる。
めのＰ型のチャンネル形成領域３の横方向への広がりを
考慮しなくてもよいことになる。したがってゲート部７
の寸法を従来のＤＭＯ８ＦＥＴに比べ縮小でき、素子の
微細化が可能となる。
発明が解決しようとする課題
しかし、上記従来のＲＭＯＳＦＥＴでも、ソース領域５
のゲート部７とは反対側の端は拡散の精度で決まってし
まい、一方工程条件に余裕度を持たせようとすると素子
の微細化をはかることができないという問題点を有して
いた。
のゲート部７とは反対側の端は拡散の精度で決まってし
まい、一方工程条件に余裕度を持たせようとすると素子
の微細化をはかることができないという問題点を有して
いた。
本発明は上記従来の問題点を解決するもので、ソース領
域を形成後にその一部を除去することによって素子の微
細化をはかり、さらにはＲｃｈを低減したＲＭＯＳＦＥ
Ｔを提供することを目的とする。
域を形成後にその一部を除去することによって素子の微
細化をはかり、さらにはＲｃｈを低減したＲＭＯＳＦＥ
Ｔを提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明のＲＭＯＳＦＥＴは、
層間絶縁膜の端にほぼ一致させた第二の溝を形成し、そ
の第二の溝の内壁に露出したソース領域の端面にソース
電極を接続する構成としたものである。
層間絶縁膜の端にほぼ一致させた第二の溝を形成し、そ
の第二の溝の内壁に露出したソース領域の端面にソース
電極を接続する構成としたものである。
作用
この構成によって、ソース領域の寸法を縮小できるため
、素子の微細化をはかるとともに集積度を向上させるこ
とができる。
、素子の微細化をはかるとともに集積度を向上させるこ
とができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるＲＭＯＳＦＥＴの要
部断面図である。同図において、第２図および第３図に
示した従来例と同一箇所には同一符号を付し、詳細説明
は省略した。
部断面図である。同図において、第２図および第３図に
示した従来例と同一箇所には同一符号を付し、詳細説明
は省略した。
第１図に示すように本発明のＲＭＯＳＦＥＴは、層間絶
縁膜８の端とほぼ一致させて第二の溝１１を形威し、そ
の第二の溝１１の内壁に露出したソース領域５の端面に
接してソース電極９を設けたものである。第二の溝１１
は、層間絶縁膜８をマスクとしてシリコンエツチングを
行い形成するが、その他に、層間絶縁＠８をエツチング
で形成する際に用いたフォトレジストを加熱して軟化さ
せ、少し流れ出したフォトレジストでソース領域５の一
部を覆い、シリコンエツチングする方法がある。この方
法によれば、層間絶縁膜８の端でのソース電極９の断線
を防止することが容易となる。また、層間絶縁膜８をエ
ツチングした後、フォトレジストを除去し、新たに第二
の溝１１を形成するためのマスクを形成してもよい。こ
の構成によって、第３図に示す従来のＲＭＯ８ＦＥＴに
比べ、さらにソース領域５を縮小することが可能となる
。
縁膜８の端とほぼ一致させて第二の溝１１を形威し、そ
の第二の溝１１の内壁に露出したソース領域５の端面に
接してソース電極９を設けたものである。第二の溝１１
は、層間絶縁膜８をマスクとしてシリコンエツチングを
行い形成するが、その他に、層間絶縁＠８をエツチング
で形成する際に用いたフォトレジストを加熱して軟化さ
せ、少し流れ出したフォトレジストでソース領域５の一
部を覆い、シリコンエツチングする方法がある。この方
法によれば、層間絶縁膜８の端でのソース電極９の断線
を防止することが容易となる。また、層間絶縁膜８をエ
ツチングした後、フォトレジストを除去し、新たに第二
の溝１１を形成するためのマスクを形成してもよい。こ
の構成によって、第３図に示す従来のＲＭＯ８ＦＥＴに
比べ、さらにソース領域５を縮小することが可能となる
。
発明の効果
以上のように本発明は、ソース領域とゲート部とを覆っ
た層間絶縁膜の端にほぼ一致した開口を有する第二の溝
を形成し、その溝の内壁に露出したソース領域の端面に
ソース電極を接続した構成とすることにより、ソース領
域の一方の端は第一の溝によって規定され、他方の端は
第二の溝によって規定されるためソース領域を縮小でき
、また従来のＭＯＳＦＥＴに比べて素子の集積度を向上
させ、Ｒｃｈの低い優れたＭＯ８電界効果トランジスタ
を実現できるものである。
た層間絶縁膜の端にほぼ一致した開口を有する第二の溝
を形成し、その溝の内壁に露出したソース領域の端面に
ソース電極を接続した構成とすることにより、ソース領
域の一方の端は第一の溝によって規定され、他方の端は
第二の溝によって規定されるためソース領域を縮小でき
、また従来のＭＯＳＦＥＴに比べて素子の集積度を向上
させ、Ｒｃｈの低い優れたＭＯ８電界効果トランジスタ
を実現できるものである。
第１図は本発明の一実施例におけるＲＭＯ８ＦＥＴの要
部断面図、第２図は従来のＤＭＯ３ＦＥＴの要部断面図
、第３図は従来のＲＭＯ８ＦＥＴの要部断面図である。 １・・・・・・半導体基板、２・・・・・・ドレイン領
域、３・・・・・・チャンネル形成領域、５・・・・・
・ソース領域、７・・・・・・ゲート部、８・・・・・
・層間絶縁膜、９・・・・・・ソース電極、１０・・・
・・・第一の溝、１１・・・・・・第二の溝。
部断面図、第２図は従来のＤＭＯ３ＦＥＴの要部断面図
、第３図は従来のＲＭＯ８ＦＥＴの要部断面図である。 １・・・・・・半導体基板、２・・・・・・ドレイン領
域、３・・・・・・チャンネル形成領域、５・・・・・
・ソース領域、７・・・・・・ゲート部、８・・・・・
・層間絶縁膜、９・・・・・・ソース電極、１０・・・
・・・第一の溝、１１・・・・・・第二の溝。
Claims (1)
- 半導体基板の一方の面にドレイン電極を設けるととも
に、他方の面にはドレイン領域、そのドレイン領域内に
はチャンネル形成領域、そのチャンネル形成領域内には
ソース領域、そのソース領域からチャンネル形成領域を
貫通してドレイン領域に達する第一の溝、その第一の溝
内にはゲート部をそれぞれ形成し、さらにゲート部とソ
ース領域とを覆う層間絶縁膜およびソース電極を設けた
ＭＯＳ電界効果トランジスタにおいて、前記層間絶縁膜
の端に開口をほぼ一致させてソース領域を貫通してチャ
ンネル形成領域に達する第二の溝を形成し、その第二の
溝内にその溝に露出したソース領域の端面と接するソー
ス電極を設けたＭＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037643A JPH03240273A (ja) | 1990-02-19 | 1990-02-19 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037643A JPH03240273A (ja) | 1990-02-19 | 1990-02-19 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03240273A true JPH03240273A (ja) | 1991-10-25 |
Family
ID=12503334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037643A Pending JPH03240273A (ja) | 1990-02-19 | 1990-02-19 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03240273A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998026458A1 (en) * | 1996-12-11 | 1998-06-18 | The Kansai Electric Power Co., Inc. | Insulated gate semiconductor device |
| JP2007036299A (ja) * | 2006-11-13 | 2007-02-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US7910985B2 (en) | 2000-06-28 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor device and method for fabricating the same |
-
1990
- 1990-02-19 JP JP2037643A patent/JPH03240273A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998026458A1 (en) * | 1996-12-11 | 1998-06-18 | The Kansai Electric Power Co., Inc. | Insulated gate semiconductor device |
| US7910985B2 (en) | 2000-06-28 | 2011-03-22 | Renesas Electronics Corporation | Semiconductor device and method for fabricating the same |
| JP2007036299A (ja) * | 2006-11-13 | 2007-02-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
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