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JPH03239230A - Active matrix substrate - Google Patents

Active matrix substrate

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Publication number
JPH03239230A
JPH03239230A JP2036983A JP3698390A JPH03239230A JP H03239230 A JPH03239230 A JP H03239230A JP 2036983 A JP2036983 A JP 2036983A JP 3698390 A JP3698390 A JP 3698390A JP H03239230 A JPH03239230 A JP H03239230A
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JP
Japan
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tft
spare
picture element
substrate
active matrix
Prior art date
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JP2036983A
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Japanese (ja)
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Inventor
Kiyoshi Nakazawa
中沢 清
Hiroaki Kato
博章 加藤
Mikio Katayama
幹雄 片山
Ken Kanamori
金森 謙
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Sharp Corp
Original Assignee
Sharp Corp
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Publication date
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Publication of JPH03239230A publication Critical patent/JPH03239230A/en
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  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

PURPOSE:To lessen the lowering of an opening rate by setting the area that a spare switching element occupies on a substrate smaller than the area that a switching element occupies. CONSTITUTION:The area that the spare switching element 4 occupies on the substrate is set smaller than the area that the switching element 3 occupies. The length in the extending direction of a gate bus stay 8 of a spare TFT 4 formed on a gate bus stay 8 is set at 1/2 that of a TFT 3. The widths of the TFT 3 and the spare TFT 4 are equal and, therefore, the area that the spare TFT 4 occupies on this substrate is half the area that the TFT 3 occupies on the substrate. The picture element defect by the defect of the switching element is corrected in this way and the lowering of the opening rate is lessened.

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、液晶等の表示媒体と組み合わせて表示装置を
構成するためのアクティブマトリクス基板に関し、特に
、点欠陥修正のための予備スイッチング素子を備えたア
クティブマトリクス基板に関する。
DETAILED DESCRIPTION OF THE INVENTION (Industrial Application Field) The present invention relates to an active matrix substrate for configuring a display device in combination with a display medium such as a liquid crystal. The present invention relates to an active matrix substrate.

(従来の技術) アクティブマトリクス型の表示装置は、従来の単純マト
リクス型の表示装置に比べ高い画質が得られるので、近
年、急速に開発が進められている。
(Prior Art) Active matrix display devices have been rapidly developed in recent years because they provide higher image quality than conventional simple matrix display devices.

アクティブマトリクス表示装置に用いられるアクティブ
マトリクス基板には、絵素電極がマトリクス状に配列さ
れ、絵素電極のそれぞれにスイッチング素子が接続され
ている。スイッチング素子としては、薄膜トランジスタ
(以下では「TFTJと称する)、MOS)ランジスタ
、MIM (金属−絶縁層−金属)素子、ダイオード、
バリスタ等が一般的に用いられている。
On an active matrix substrate used in an active matrix display device, picture element electrodes are arranged in a matrix, and a switching element is connected to each picture element electrode. Examples of switching elements include thin film transistors (hereinafter referred to as "TFTJ"), MOS transistors, MIM (metal-insulating layer-metal) elements, diodes,
Varistors and the like are commonly used.

アクティブマトリクス基板上の各絵素電極に設けられた
TPTは、薄膜形成工程及びパターニング工程の繰り返
しによって形成される。このように多くの工程を経て形
成されるTPTの全てを、欠陥無く形成することは困難
である。TPTの欠陥は絵素欠陥を生じさせ、アクティ
ブマトリクス基板の歩留り低下につながる。
The TPT provided on each picture element electrode on the active matrix substrate is formed by repeating a thin film forming process and a patterning process. It is difficult to form all TPTs formed through such a large number of steps without defects. Defects in TPT cause pixel defects, leading to a decrease in the yield of active matrix substrates.

絵素欠陥を修正するために、各絵素電極に予備のTPT
を設けたアクティブマトリクス基板が用1− 2− いられている。この基板では、絵素電極に電気的に接続
されたTPTに加えて、予備のTPTが形成されている
。予備のTPTは絵素電極には電気的に接続されず、後
に絵素電極に接続できるように絵素電極に近接して設け
られている。
Extra TPT on each pixel electrode to correct pixel defects
Active matrix substrates equipped with 1-2- are used. In addition to the TPT electrically connected to the picture element electrode, a spare TPT is formed on this substrate. The spare TPT is not electrically connected to the picture element electrode, but is provided close to the picture element electrode so that it can be connected to the picture element electrode later.

第2図にこのような従来のアクティブマトリクス基板の
一例を示す。絶縁性基板上に並行する多数のゲートバス
配線1が形成され、ゲートバス配線1に交差して多数の
ソースバス配線2が形成されている。ゲートバス配線1
及びソースバス配線2に囲まれた領域には、絵素電極5
が形成されている。ゲートバス配線1のソースバス配線
2との交点近傍から、ソースバス配線2に沿ってゲート
バス支線8が分岐している。ゲートバス支線8上にはT
PT3及び予備TFT4が形成されている。
FIG. 2 shows an example of such a conventional active matrix substrate. A large number of parallel gate bus lines 1 are formed on an insulating substrate, and a large number of source bus lines 2 are formed to cross the gate bus lines 1. Gate bus wiring 1
In the area surrounded by the source bus wiring 2 and the source bus wiring 2, there is a picture element electrode 5.
is formed. A gate bus branch line 8 branches along the source bus line 2 from near the intersection of the gate bus line 1 and the source bus line 2. There is a T on gate bus branch line 8.
A PT3 and a spare TFT4 are formed.

TPT3及び予備TFT4のゲートバス支線8の延設方
向の長さは等しくされている。また、TPT3及び予備
TFT4の幅は等しいので、TPT3及び予備TFT4
がこの基板上で占める面積は等しい。
The lengths of the TPT 3 and the spare TFT 4 in the extending direction of the gate bus branch line 8 are made equal. Also, since the widths of TPT3 and spare TFT4 are equal, TPT3 and spare TFT4
occupy the same area on this substrate.

3− TPT3及び予備TFT4のソース電極はソースバス配
線2に接続されている。TPT3のドレイン電極は絵素
電極5に電気的に接続されている。
3- The source electrodes of TPT3 and spare TFT4 are connected to source bus wiring 2. A drain electrode of the TPT 3 is electrically connected to the picture element electrode 5.

予備TFT4のドレイン電極には、該ドレイン電極のゲ
ートバス支線8の延設方向の幅と同じ幅の予備バッド6
が電気的に接続されている。予備バッド6には、該予備
バッド6より幅の小さい接続バッド7が電気的に接続さ
れている。接続バッド7には絵素電極5が絶縁膜を挟ん
で重畳されている。従って、予備TFT4と絵素電極5
とは電気的には接続されていない。このような構成によ
り、絵素電極5はTPT3のみによって駆動される。
The drain electrode of the spare TFT 4 is provided with a spare pad 6 having the same width as the width of the drain electrode in the extending direction of the gate bus branch line 8.
are electrically connected. A connection pad 7 having a width smaller than that of the spare pad 6 is electrically connected to the spare pad 6 . A picture element electrode 5 is superimposed on the connection pad 7 with an insulating film interposed therebetween. Therefore, the preliminary TFT 4 and the picture element electrode 5
is not electrically connected. With this configuration, the picture element electrode 5 is driven only by the TPT 3.

このアクティブマトリクス基板では、TPT3の不良に
より発生した絵素欠陥は、以下のようにして修正される
。絵素欠陥がTPT3のON不良、即ち、映像信号が絵
素電極5に十分印加されないという不良によって生じて
いる場合には、接続バ、ドアと絵素電極5との重畳部に
レーザ光を照射し、これらの間に位置する絶縁膜を破壊
する。絶縁膜が破壊されると、接続バッド7が絵素電極
5一 に電気的に接続され、従って、予備TFT4は絵素電極
5に電気的に接続される。このような接続により、絵素
欠陥を生じている絵素電極5は予備TFT4によって駆
動される。絵素欠陥がTPT3のOFF不良、即ち、絵
素電極5に印加された映像信号が十分に保持されないと
いう不良によって生じている場合には、上述のON不良
の場合と同様に予備TFT4が絵素電極5に接続され、
更にTPT3と絵素電極5との間が切断される。この切
断は、例えば第2図のB−B’線に沿ってレーザ光を照
射することにより行われる。以上のようにして、絵素電
極5は予備TFT4のみによって駆動されることになる
In this active matrix substrate, picture element defects caused by defects in the TPT 3 are corrected as follows. If the pixel defect is caused by an ON failure of the TPT 3, that is, a defect in which the video signal is not sufficiently applied to the pixel electrode 5, laser light is irradiated to the overlapped portion of the connection bar, door, and pixel electrode 5. This destroys the insulating film located between them. When the insulating film is destroyed, the connection pad 7 is electrically connected to the picture element electrode 5, and therefore the spare TFT 4 is electrically connected to the picture element electrode 5. With such a connection, the picture element electrode 5 having a picture element defect is driven by the spare TFT 4. If the pixel defect is caused by an OFF defect in the TPT3, that is, a defect in which the video signal applied to the pixel electrode 5 is not sufficiently retained, the spare TFT 4 is used as a pixel as in the case of the ON defect described above. connected to the electrode 5;
Further, the TPT 3 and the picture element electrode 5 are disconnected. This cutting is performed, for example, by irradiating a laser beam along line BB' in FIG. As described above, the picture element electrode 5 is driven only by the preliminary TFT 4.

(発明が解決しようとする課題) 上述のように絵素欠陥を修正すれば、アクティブマトリ
クス基板の歩留りが向上するが、以下のような欠点もま
た有している。予備TFT4はTPT3が不良の場合に
TPT3に替えて用いられる。従って、予備TFT4は
TPT3と同じ性能を有するように設計されている。即
ち、予備TFT4の基板上に占める面積が、TPT3の
それと同じとなるように設計されている。このような予
備TPTを有する基板では、予備のTPTを有していな
い基板に比べ、絵素電極の面積が小さくなり、開口率が
低下してしまう。開口率の低下は画像品位の低下をもた
らすので好ましくない。
(Problems to be Solved by the Invention) Correcting pixel defects as described above improves the yield of active matrix substrates, but it also has the following drawbacks. The spare TFT4 is used in place of the TPT3 when the TPT3 is defective. Therefore, spare TFT4 is designed to have the same performance as TPT3. That is, the area occupied by the spare TFT 4 on the substrate is designed to be the same as that of the TPT 3. In a substrate having such a spare TPT, the area of the picture element electrode is smaller than that of a substrate not having a spare TPT, and the aperture ratio is lowered. A decrease in the aperture ratio is undesirable because it causes a decrease in image quality.

このような欠点は、絵素電極の数が増大するほど顕著に
現れる。即ち、絵素電極数が増大すれば、バス配線の数
も増大し、1本のバス配線歯りにON信号が印加される
時間が短くなるからである。
Such drawbacks become more noticeable as the number of picture element electrodes increases. That is, as the number of picture element electrodes increases, the number of bus lines also increases, and the time during which an ON signal is applied to one bus line becomes shorter.

ON信号の印加時間が短くなれば、絵素電極に十分に映
像信号を印加することができなくなるので、TPTのチ
ャネル層の幅を大きくすることが必要となる。従って、
TPTの基板上で占める面積が大きくなる。膨大な数の
絵素電極を有するアクティブマトリクス基板では、TP
Tに加えて予備TPTを備えることにより、開口率が大
きく低下することになる。
If the application time of the ON signal becomes shorter, it becomes impossible to apply a sufficient video signal to the picture element electrode, so it is necessary to increase the width of the channel layer of the TPT. Therefore,
The area occupied by the TPT on the substrate increases. In active matrix substrates with a huge number of pixel electrodes, TP
By providing a spare TPT in addition to the T, the aperture ratio will be significantly reduced.

本発明は上述の問題点を解決するものであり、本発明の
目的は、予備スイッチング素子を備えて=5− 6一 いても、開口率の低下が低減されているアクティブマト
リクス基板を提供することである。
The present invention solves the above-mentioned problems, and an object of the present invention is to provide an active matrix substrate in which the reduction in aperture ratio is reduced even when a preliminary switching element is provided. It is.

(課題を解決するための手段) 本発明のアクティブマトリクス基板は、絶縁性基板上に
マトリクス状に形成された絵素電極と、該絵素電極に電
気的に接続されたスイッチング素子と、該絵素電極に絶
縁状態で近接する予備スイッチング素子と、を有するア
クティブマトリクス基板であって、該予備スイッチング
素子が該基板上で占める面積が、該スイッチング素子が
該基板上で占める面積より小さく、そのことによって上
記目的が達成される。
(Means for Solving the Problems) The active matrix substrate of the present invention includes picture element electrodes formed in a matrix on an insulating substrate, a switching element electrically connected to the picture element electrodes, and a switching element electrically connected to the picture element electrodes. an active matrix substrate having a preliminary switching element insulated proximity to an elementary electrode, the area occupied by the preliminary switching element on the substrate being smaller than the area occupied by the switching element on the substrate; The above objective is achieved.

また、前記スイッチング素子及び前記予備スイッチング
素子が薄膜トランジスタである構成とすることもできる (実施例) 本発明を実施例について以下に説明する。
Further, the switching element and the preliminary switching element may be thin film transistors (Embodiments) The present invention will be described below with reference to embodiments.

第1図に本発明のアクティブマトリクス基板の一実施例
の平面図を示す。絶縁性基板上に並行する多数のゲート
バス配線1が形成され、ゲートバス配線1に交差して多
数のソースバス配線2が形成されている。ゲートバス配
線1及びソースバス配線2に囲まれた領域には、絵素電
極5が形成されている。ゲートバス配線1のソースバス
配線2との交点近傍から、ソースバス配線2に沿ってゲ
ートハス支線8が分岐している。ゲートバス支線8上に
はTFT3及び予備TFT4が形成されている。予備T
FT4のゲートバス支線8の延設方向の長さは、TFT
3のそれの2分の1に設定されている。また、TFT3
及び予備TFT4の幅は等しいので、予備TFT4がこ
の基板上で占める面積は、TFT3がこの基板上で占め
る面積の2分の1となる。
FIG. 1 shows a plan view of an embodiment of an active matrix substrate of the present invention. A large number of parallel gate bus lines 1 are formed on an insulating substrate, and a large number of source bus lines 2 are formed to cross the gate bus lines 1. A picture element electrode 5 is formed in a region surrounded by the gate bus wiring 1 and the source bus wiring 2. A gate lot branch line 8 branches along the source bus line 2 from near the intersection of the gate bus line 1 and the source bus line 2. A TFT 3 and a spare TFT 4 are formed on the gate bus branch line 8 . Spare T
The length of the gate bus branch line 8 of FT4 in the extension direction is TFT
It is set to one half of that of 3. Also, TFT3
Since the widths of the spare TFT 4 and the spare TFT 4 are equal, the area occupied by the spare TFT 4 on this substrate is one half of the area occupied by the TFT 3 on this substrate.

TFT3及び予備TFT4のソース電極はソースバス配
線2に接続されている。TFT3のドレイン電極は絵素
電極5に電気的に接続されている。
The source electrodes of the TFT 3 and the spare TFT 4 are connected to the source bus wiring 2. The drain electrode of the TFT 3 is electrically connected to the picture element electrode 5.

予備TFT4のドレイン電極には、該ドレイン電極のゲ
ートバス支線8の延設方向の幅と同じ幅の予備バッド6
が電気的に接続されている。予備バッド6には、該予備
バッド6より幅の小さい接続7− バッド7が電気的に接続されている。接続バッド7には
絵素電極5が絶縁膜を挾んで重畳されている。従って、
予備TFT4と絵素電極5とは電気的には接続されてい
ない。このような構成により、絵素電極5はTFT3の
みによって駆動される。
The drain electrode of the spare TFT 4 is provided with a spare pad 6 having the same width as the width of the drain electrode in the extending direction of the gate bus branch line 8.
are electrically connected. A connecting pad 7 having a width smaller than that of the spare pad 6 is electrically connected to the spare pad 6 . A picture element electrode 5 is superimposed on the connection pad 7 with an insulating film interposed therebetween. Therefore,
The preliminary TFT 4 and the picture element electrode 5 are not electrically connected. With such a configuration, the picture element electrode 5 is driven only by the TFT 3.

このアクティブマトリクス基板では、TFT3の不良に
より発生した絵素欠陥は、前述の従来例と同様に修正さ
れる。絵素欠陥がTFT3のON不良によって生じてい
る場合には、接続バッド7と絵素電極5との重畳部にレ
ーザ光を照射し、接続バッド7と絵素電極5との間に位
置する絶縁膜を破壊する。絶縁膜が破壊されると、接続
バッド7が絵素電極5に電気的に接続され、従って、予
備TFT4は絵素電極5に電気的に接続される。
In this active matrix substrate, picture element defects caused by defects in the TFT 3 are corrected in the same manner as in the conventional example described above. If the pixel defect is caused by an ON failure of the TFT 3, a laser beam is irradiated to the overlapping portion of the connection pad 7 and the pixel electrode 5, and the insulation located between the connection pad 7 and the pixel electrode 5 is removed. Destroy the membrane. When the insulating film is broken, the connection pad 7 is electrically connected to the picture element electrode 5, and therefore the spare TFT 4 is electrically connected to the picture element electrode 5.

このような接続により、絵素欠陥を生じている絵素電極
5は予備TFT4によって駆動される。絵素欠陥がTF
T3のOFF不良によって生じている場合には、上述の
ON不良の場合と同様に予備TFT4が絵素電極5に接
続され、更にTFT3と絵素電極5との間が切断される
。この切断は、例えば第1図のA−A’線に沿ってレー
ザ光を照射することにより行われる。以上のようにして
、絵素電極5は予備TFT4のみによって駆動されるこ
とになる。
With such a connection, the picture element electrode 5 having a picture element defect is driven by the spare TFT 4. Pixel defect is TF
If it is caused by an OFF failure of T3, the spare TFT 4 is connected to the picture element electrode 5, and the TFT 3 and the picture element electrode 5 are further disconnected, as in the case of the above-mentioned ON failure. This cutting is performed, for example, by irradiating a laser beam along line AA' in FIG. As described above, the picture element electrode 5 is driven only by the preliminary TFT 4.

このようなアクティブマトリクス基板では、製造工程で
発生するTFT3の不良による絵素欠陥は僅かである。
In such an active matrix substrate, there are only a few pixel defects due to defects in the TFT 3 that occur during the manufacturing process.

しかも、ある部分に集中して生じることはなく、点在し
ている。従って、絵素欠陥は、表示される画像全体を見
て認識できないレベルまで修正されれば十分である。本
発明はこの点に着目してなされたものである。正常なT
FT3はゲートバス配線1のON信号により、所定の時
間ON状態となる。TFT3がON状態となると、ソー
スバス配線2から映像信号が絵素電極5に印加される。
Moreover, they do not occur concentrated in one area, but are scattered. Therefore, it is sufficient that the pixel defects are corrected to the extent that they are unrecognizable when viewing the entire displayed image. The present invention has been made with attention to this point. normal T
The FT3 is kept in an ON state for a predetermined time by the ON signal of the gate bus wiring 1. When the TFT 3 is turned on, a video signal is applied from the source bus wiring 2 to the picture element electrode 5.

一般に、ソースバス配線2に印加された信号電圧に対す
る、絵素電極5に印加された電圧の比を充電率と呼ぶ。
Generally, the ratio of the voltage applied to the picture element electrode 5 to the signal voltage applied to the source bus wiring 2 is called a charging rate.

本実施例では充電率が例えば99%となるように、TF
T3がこの基板上で占める面積が設定されている。即ち
、TFT3のチャネル層のゲートバス支線8の延設方向
の長9 =10− さが、上記の充電率を達成し得るように設定されている
。もし充電率が低ければ、画像を忠実に再現できないば
かりか、表示ムラまで生じることとなる。
In this embodiment, the TF
The area that T3 occupies on this substrate is set. That is, the length 9 =10- of the channel layer of the TFT 3 in the extending direction of the gate bus branch line 8 is set so as to achieve the above charging rate. If the charging rate is low, not only will images not be faithfully reproduced, but display irregularities will also occur.

これに対して、予備TFT4がこの基板上で占める面積
は、TFT3がこの基板上で占める面積の2分の1であ
る。本実施例ではTFT3及び予備TFT4のゲートバ
ス配線1の延設方向の幅は等しいので、予備TFT4の
ゲートバス支線8の延設方向のチャネル層の長さは、T
FT3のそれの2分の1である。従って、TFT3の不
良により絵素欠陥を生じ、予11iTFT4のみによっ
て駆動されている絵素電極5は、正常なTFT3によっ
て駆動されている絵素電極5に比べ、十分な充電率まで
充電され得ない。しかし、前述のように、TFT3の不
良によって絵素欠陥を生じている絵素電極5は点在して
いるので、絵素電極5にある程度の電圧が印加されれば
表示に殆ど影響を与えない。予備TFT4のゲートバス
支線8の延設方向の長さが、TFT3のそれの2分の1
であれば11− 表示に殆ど影響を与えないことが確認された。
On the other hand, the area occupied by the spare TFT 4 on this substrate is one half of the area occupied by the TFT 3 on this substrate. In this embodiment, since the widths of the TFT 3 and the spare TFT 4 in the extending direction of the gate bus line 1 are equal, the length of the channel layer in the extending direction of the gate bus branch line 8 of the spare TFT 4 is T
It is one half of that of FT3. Therefore, the pixel electrode 5 which has a pixel defect due to a defect in the TFT 3 and is driven only by the TFT 4 cannot be charged to a sufficient charging rate compared to the pixel electrode 5 which is driven by a normal TFT 3. . However, as mentioned above, the pixel electrodes 5 that have pixel defects due to defects in the TFTs 3 are scattered, so if a certain level of voltage is applied to the pixel electrodes 5, it will hardly affect the display. . The length of the gate bus branch line 8 of the spare TFT4 in the extending direction is half that of the TFT3.
If so, then 11- It was confirmed that it had almost no effect on the display.

本実施例では予備TFT4の基板上に占める面積が、T
FT3のそれの2分の1である場合について説明したが
、本発明はこれに限定されるものではない。予備TPT
の基板上に占める面積が、TPTのそれに比べて実質的
に小さい場合であれば、本発明の範囲に含まれる。
In this embodiment, the area occupied by the preliminary TFT 4 on the substrate is T
Although the case where it is one half of that of FT3 has been described, the present invention is not limited to this. Reserve TPT
If the area occupied on the substrate is substantially smaller than that of TPT, it is within the scope of the present invention.

また、本実施例ではスイッチング素子として、TPTを
用いたアクティブマトリクス基板について説明したが、
MOS)ランジスタ、MIM素子、ダイオード、バリス
タ等を用いたアクティブマトリクス基板にも適応するこ
とができる。
Furthermore, in this embodiment, an active matrix substrate using TPT was explained as a switching element.
It can also be applied to active matrix substrates using transistors (MOS), MIM elements, diodes, varistors, etc.

(発明の効果) 本発明のアクティブマトリクス基板では、スイッチング
素子の不良による絵素欠陥が修正され得て、しかも開口
率の低下が低減されている。従って、本発明によれば、
表示装置の画像品位を低下させることなく、アクティブ
マトリクス基板の歩留りを向上させることができる。
(Effects of the Invention) In the active matrix substrate of the present invention, pixel defects due to defective switching elements can be corrected, and the decrease in aperture ratio is reduced. Therefore, according to the invention:
The yield of active matrix substrates can be improved without degrading the image quality of the display device.

4、   の。 なセロ 12 第1図は本発明のアクティブマトリクス基板の一実施例
の平面図、第2図は従来のアクティブマトリクス基板の
平面図である。
4. of. FIG. 1 is a plan view of an embodiment of the active matrix substrate of the present invention, and FIG. 2 is a plan view of a conventional active matrix substrate.

1・・・ゲートバス配線、2・・・ソースバス配線、3
・・・TFT、4・・・予備TFT、5・・・絵素電極
、6・・・予備パッド、7・・・接続パッド、8・・・
ゲートバス支線。
1... Gate bus wiring, 2... Source bus wiring, 3
... TFT, 4... Spare TFT, 5... Picture element electrode, 6... Spare pad, 7... Connection pad, 8...
Gate bus branch line.

以上that's all

Claims (1)

【特許請求の範囲】 1、絶縁性基板上にマトリクス状に形成された絵素電極
と、該絵素電極に電気的に接続されたスイッチング素子
と、該絵素電極に絶縁状態で近接する予備スイッチング
素子と、を有するアクティブマトリクス基板であって、 該予備スイッチング素子が該基板上で占める面積が、該
スイッチング素子が該基板上で占める面積より小さいア
クティブマトリクス基板。
[Claims] 1. A picture element electrode formed in a matrix on an insulating substrate, a switching element electrically connected to the picture element electrode, and a spare that is insulated and adjacent to the picture element electrode. An active matrix substrate comprising: a switching element, wherein an area occupied by the preliminary switching element on the substrate is smaller than an area occupied by the switching element on the substrate.
JP3698390A 1990-02-16 1990-02-16 Active matrix substrate Expired - Lifetime JP2516695B2 (en)

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US5392143A (en) * 1989-11-30 1995-02-21 Kabushiki Kaisha Toshiba Liquid crystal display having drain and pixel electrodes linkable to a wiring line having a potential

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