JPH03235288A

JPH03235288A - 半導体装置

Info

Publication number: JPH03235288A
Application number: JP2028559A
Authority: JP
Inventors: Masanori Isoda; 磯田　正典; Jun Eto; 潤衛藤; Shinji Horiguchi; 真志堀口; Masakazu Aoki; 正和青木; Yasushi Watanabe; 泰渡辺; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1990-02-09
Filing date: 1990-02-09
Publication date: 1991-10-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】【産業上の利用分野】

本発明は半導体装置の性能改善に係り、特にチップ間で
動作速度をそろえることができる半導体装置に関する。

【従来の技術】

特開昭５７−１７２７６１号、特願昭５６−１６８６９
８号などにメモリチップ内に設けた電圧変換手段により
、外部電源電圧を低くして、チップ内の微細素子を動作
させる技術が開示されている。

【発明が解決しようとする課題）しかし、上記従来技術では製造条件によるチップ間の動作速度のバラツキについて充分考慮がなされていない。メモリの動作速度の高速化は著しく、これらを使うシステムも年々高速化されている。しかし、多数のメモリを使うシステムにおいては、メモリチップ間で動作速度にバラツキがあるとシステムを設計するとき、予めマージンをとって設計する必要がある。従って、システムの高速化が難しくなる。本発明はチップ間で動作速度をそろえることができる半導体装置を提供することにある。（課題を解決するための手段］上記目的は、デツプ内に回路の動作速度または電源電圧を測定するための手段と、チップ内の電源電圧を制御する手段を設け、回路の動作速度または電源電圧を測定しその結果によりチップ内の電源電圧を制御することにより達成される。【作用】

上記動作速度または電源電圧を測定するための手段を用
いてチップ内の動作速度または電源電圧を測定し、その
結果により動作速度が目標とする値となるようにチップ
内の電源電圧を変えるのでチップ間の動作速度のバラツ
キを低減できる。

【実施例】

本発明の回路の動作速度を測定し、電源電圧を制御する
実施例を第１１図〜第１２図を用いて説明し、回路で使
う電源電圧を測定し、電源電圧を制御する実施例を第１
３図〜第２２図を用いて説明する。本発明の一実施例を第］−図を用いて説明する。同図で１０は半導体チップ、４０はメモリあるいはロジ
ック回路、２０はメモリあるいはロジック回路の動作速
度を測定する手段、３０はメモリあるいはロジック回路
で使う電源電圧（チップ内の電源電圧）を制御する手段
である。一般に半導体装置の動作速度は電源電圧の変化
に応じて変わる。例えば、ＤＲＡＭでは電源電圧が高くなると動作速度が
速くなることが知られている。本実施例は、この特性を
利用して回路の動作速度を制御する。すなわち、チップ完成後に動作速度測定手段により各チ
ップ毎に動作速度を測定する。次に、その結果によりチ
ップ内の電源電圧を、動作速度が目標の値となるように
制御する。これにより、チップ間で動作速度のバラツキ
を低減することができる。従って、システム設計が容易
となり、システムの高速化も可能となる。第２図は本発明の他の実施例である。本実施例では回路
の動作速度はメモリ回路の動作を直接測定することによ
りモニタする。第２図で１０は半導体チップ、４０はメ
モリ回路、３０はメモリ回路で使う電源電圧を制御する
手段である。また、５０．６０はポンデイグパッドで、
５０はメモリのアドレス信号の入力用、６０はメモリの
データの出力用である。本実施例では、アドレス信号を
入力してからデータが出力されるまでのメモリの動作速
度を測定する。その結果により電源電圧制御手段を用い
てチップ内の電源電圧を制御しメモリの動作速度を目標
とする値にそろえる。以上によりメモリチップ間で動作
速度のバラツキを低減することができる。従って、シス
テム設計が容易どなり、システムの高速化も可能となる
。第３図は本発明の他の実施例である。本実施例では回路
の動作速度はチップ内に設けた縦続接続のインバータの
遅延時間を測定することによりモニタする。第３図で１
０は半導体チップ、４０はメモリもしくはロジック回路
、３０はメモリもしくはロジック回路で使う電源電圧を
制御する手段である。また、９０は縦続接続したインバ
ータ列で、７０．８０は動作速度測定用パッドである。同じチップ上に設けた回路４０とインバータ列９０は動
作速度が同様にばらつく。従って、インバータ列９０の
遅延時間を測定することにより回路４０の動作速度を推
定できる。従って、本実施例ではインバータ列の遅延時
間を測定し、その結果により電源電圧制御手段でチップ
内の電源電圧を制御し回路の動作速度を目標とする値に
そろえる。従って、チップ間で動作速度のバラツキを低減すること
ができ、システムを高速化することができる。また、本
実施例ではインバータ列を使って動作速度をモニタする
ので測定が容易である。第４図は本発明の他の実施例である。本実施例では、回
路の動作速度は、チップ内に設けたリングオシレータの
発振周波数を測定することによりモニタする。第４図で
１０は半導体チップ、４０はメモリもしくはロジック回
路、３０はメモリもしくはロジック回路で使う電源電圧
を制御する手段である。また、１１０はリングオシレー
タで、８０はその発振周波数を測定するためのパッドで
ある。同じチップ上に設けた回路４０とリングオシレー
タ１１０は動作速度が同様にばらつく。したがって、リ
ングオシレータ１１０の発振周波数を測定することによ
り回路４０の動作速度を推定できる。従って、本実施例
ではリングオシレータの発振周波数を測定し、その結果
により電源電圧制御手段３０でチップ内の電源電圧を制
御し回路の動作速度を目標とする値にそろえる。これに
より、チップ間の動作速度のバラツキを低減でき、シス
テムを高速化できる。また、本実施例ではリングオシレ
ータの発振周波数により回路の動作速度をモニタするの
で測定が容易である。本発明の一実施例を第５図に示す。本実施例ではメモリ回路で使う電源電圧の制御方法につ
いて示している。同図（ａ）で１０は半導体チップである。１はメモリセ
ル・アレイ、２はメモリセル・アレイの動作を制御する
周辺回路である。１００はメモリ回路で使う電源電圧ｖ
しを決めるための基準電圧を作る回路である。ここでは
ヒユーズＦＯ−Ｆ３を用いて基準電圧を発生するＶＲＥ
Ｆ発生回路６〜９を切り換える。このＶ　ＲＥＦ発生回
路６〜９ではそれぞれ異なる基準電圧を作っている。こ
の回路としては第５図（ｂ）に示すものがある。この回
路は、トランジスタＭ１とＭ２のしきい値電圧の差で基
準電圧を作る。第５図（ａ）で４はチップ外部から入力
された電源電圧Ｖｃｃと上記基準電圧を用いてチップ内
の電源電圧Ｖ［、を作るｖＬ発生回路である。これを第
５図（Ｃ）に示す。この回路は基準電圧ＶＲと抵抗Ｒ２
，Ｒ３によりＶ　Ｉ、を作る。なお、Ａ１は差動増幅器である。第５図（ａ）でＰＯ−Ｐ３はＰチャネルＭＯＳＦＥＴ、
Ｎｏ−Ｎ３はＮチャネルＭＯＳＦＥＴでありスイッチを
構成している。ＲＯ〜Ｒ３は抵抗である。３，５はボン
ディングパッドであり、３はチップ外部からの電源電圧
Ｖｅｃ入力用、５はメモリ信号出力用（Ｄ　ＯＵＴパッ
ド）である。本実施例でのチップ内の電源電圧ＶＬの制御は次のよう
に行なう。ここで、Ｖ　ＲＥＦ発生回路の出力電圧（基
準電圧）の大きさはＶ　Ｆｌｌ＜　Ｖ　Ｒ，＜　Ｖ　Ｆｌ、　＜　Ｖ　Ｒ。となっているとする。全ヒユーズを切断しない状態では、ＮＤＯが高レベル（
Ｖｃｃ）、ＮＤ１〜ＮＤ３が低レベル（ＯＶ）となって
いる。従って、スイッチ用のＭＯＳＦＥＴのＰＯ，Ｎｏ
がオン、Ｐ１〜Ｐ３．Ｎｌ−Ｎ３がオフとなる。従って
、ＶＬ発生回路に入力される基準電圧はＶＲ，どなる。この時、ＶＬ発生回路によりＶＦｌ、、に対応した電圧
ＶＬが出力され、これがチップ内で使う電源電圧となる
。この状態でＤ　ＯＵＴパッドを使いメモリのアクセス
時間を測定する。この時アクセス時間が目標とするアク
セス時間より大きかった場合は、例えばヒユーズＦＯと
Ｆ２を切断する。これにより、ＮＤＯは低レベル、ＮＤ
２は高レベルになりＰＯ，Ｎｏはオフ、Ｆ２．Ｎ２はオ
ンとなる。従って、■し発生回路にＶＲ，が入力され、
ｖＬはＶＦｌｏが入力されていた時よりも上昇する。通
常、ＤＲＡＭでは電源電圧が高くなるとアクセス時間は
速くなる。従ってこの場合、アクセス時間はＶＲｏが入
力されていたときより速くなる。これによりアクセス時
間を、目標とするアクセス時間に近づけることができる
。基準電圧がＶＦｌｏの時のアクセス時間が、目標より小
さい場合はヒユーズＦＯとＦｌを切断し、ＶＬ発生回路
にはＶＲ，を入力する。これによりｖしを低くし、アク
セス時間を遅くする。基準電圧発生回路を多数設け、この電圧とアクセス時間
の関係を予め明らかにしておけば、アクセス時間をより
正確に目標値に近づけることができる。以上述へたように本実施例によれば、アクセス時間をチ
ップ完成後に目標に合わせて調整できるのでアクセス時
間のチップ間のバラツキを低減することができる。従っ
て高速のシステムの設計が容易となる。次に第５図（ｂ）に示すＶＲＥＦ発生回路を説明する。この回路はＮチャネルＭＯＳＦＥＴ−Ｍｌ。Ｎ２とＰチャネルＭＯＳＦＥＴ−Ｎ４．ＭＳ及び抵抗Ｒ
１からなる。Ｎ２は標準のしきい値電圧ＶＴＥを持つエ
ンハンスメント形ＭＯＳＦＥＴであり、ＭｌはＶＴＥよ
り高いしきい値電圧Ｖ　ＴＥＥを持つエンハンスメント
形ＭＯ５ＦＥＴである。以下、この回路の動作を説明する。Ｎ４とＮ５とは、ゲート及びソースを共有したカレント
ミラー回路１０を構成している。電流比（ミラー比）は
、Ｎ４とＮ５との定数比によって決まる。ＭｌとＮ２の
定数が等しく、いずれも飽和領域で動作しているとする
と、次の３つの式が成り立つ。Ｉ、＝βＥＥ　（Ｖｌ−ＶＴＥＥ）　２／　２Ｉ、＝β
Ｅ　（Ｖｌ−ＶＲ−ＶＴＥ）　”／　２１、：ＶＲ／Ｒ
１ここでβＥＥはＭｌのチャネルコンダクタンス、βＥは
Ｎ２のチャネルコンダクタンス、ｖｌはノード１の電圧
である。これらの式より、ミラー比α＝１　　（１，：　１．＝α：１）βＥＥ″
：βＥとして計算すると、ＶＲ：　ＶＴＥＥ　−ＶＴＥとなり、ＭｌとＮ２とのしきい値電圧の差を基準電圧Ｖ
Ｒとすることができる。第５図（ｃ）に示すＶＬ発生回路を説明する。この回路は差動増幅器Ａ１、ＰチャネルＭＯＳＦＥＴ−
Ｎ６、抵抗Ｒ２、Ｒ３より成る。以下、この回路の動作
を説明する。ここで差動増幅器Ａ１の増幅度を０１としＮ６の増幅度
を０２とすると、差動増幅器Ａ１とＮ６の全体の増幅度
ＧはＧ＝０１・Ｇ２となる。この時出力電圧■Ｌは、（Ｇ−Ｒ３／　（Ｒ２＋Ｒ３）−１）　ＶＬ＝Ｇ−ＶＲ
ＶＬ：Ｇ　・ＶＲ／　（Ｇ−Ｒ３／　（Ｒ２＋Ｒ３）−
１）＝ＶＲ／　（Ｒ３／　（Ｒ２＋Ｒ３）　　　（１／
Ｇ））＝　　（Ｒ２＋Ｒ３）　　・ＶＲ／Ｒ３となる。ただし、Ｇ＞１とする。以上のように、内部電源電圧ＶＬは基準電圧ＶＲを抵抗
Ｒ２及びＲ３で分割した値に設定できる。本発明の他の実施例を第６図に示す。本実施例は基準電
圧発生回路の切り換えを、チップをパッケージに実装す
るときのボンディングによって行なうものである。従っ
て、基準電圧発生回路を切り換える部分以外は第５図に
示す実施例と同一である。第６図において、２０，２１
，２２．２３は基準電圧発生回路切り換え用のボンディ
ングパットである。この回路での電源の切り換えは次の
ようにして行なう。ここで、第５図と同様にＶ　ＲＥＦ発生回路の出力電圧
（基準電圧）の大きさはＶＲｔ　＜　ＶＲＩＩ　＜　ＶＲ２＜　ＶＲ３となって
いるとする。全パッドをボンディングしない状態では、
ＮＤＯが高レベル（Ｖｃｃ）　、ＮＤ１〜ＮＤ３が低レ
ベル（Ｏｖ）となっている。従って、Ｖｌ、発生回路に
入力される基１１’！電圧はＶＲＯとなる。この時、Ｖ
Ｌ発生回路によりＶＲｏに対応した電圧Ｖ＋、が出力さ
れ、これがチップ内で使う電源電圧となる。この状態で
Ｄ　ＯＵＴパッドを使いメモリのアクセス時間を測定す
る。このアクセス時間が目標とするアクセス時間より大
きがった場合は、チップをパッケージに実装するときに
、例えばパッド２ｏを接地端子にボンディングし、パッ
ド２２を電源端子にボンディングする。これにより、ｖ
Ｌ発生回路にＶＲ２が入力され、ＶＬはＶＲ。が入力されていた時よりも上昇する。通常、ＤＲＡＭで
は電源電圧が高くなるとアクセス時間は速くなる。従っ
て、この場合はＶｌ（０が入力されていたときより速く
なり、アクセス時間を目標とする値に近づけることがで
きる。また、基準電圧がＶＦＩｏの時のアクセス時間が、目標
より小さい場合はパッド２０を接地端子にボンディング
し、パッド２１−を電源端子に接続する。これにより、ＶＬ発生回路にはＶＲ工が入力され、ＶＬ
は低くなる。したがってアクセス時間は遅くなり、アク
セス時間を目標とする値に近づけることができる。以上述べたように本実施例によれば、チップ実装時に基
準電圧切り換え用ボンディングパッドを選択的にボンデ
ィングしてチップ内の電源電圧を制御し、アクセス時間
をそろえるのでアクセス時間のチップ間のバラツキを低
減することができる。従って、システムの高速化が図れる。第７図は本発明の他の実施例である。本実施例はチップ
内の電源電圧をメモリセル・アレイ用ＶＬ０と周辺回路
用Ｖｌ７、に２種設けた点が第５図と異なる。それ以外
の回路構成は第５図に示す実施例と同一である。第７図
で、■し。はメモリセル・アレイに供給する電源電圧、
■し、は周辺回路に供給する電源電圧である。ｖＬｏは
ＶＬ０発生回路、Ｖｌ、１はＶＬ１発生回路によりそれ
ぞれ作る。ｖＬ。発生回路用の基準電圧はＶＲＥＦＯＯ
発生回路〜ＶＲＥＦＯ３発生回路で作り、ＶＬ工発生回
路用の基準電圧はＶＲＥＦｌ。発生回路〜ＶＲＥＦ工１
発生図１発生回路本実施例での基準電圧の切り換えは次
のように行なう。ヒユーズを切断せずＶＲＥＦＯＯ発生
回路、ＶＲＥＦｌ。発生回路の基準電圧を用いて作った
電源電圧をメモリセル・アレイ及び周辺回路に供給する
。次に、この電圧でのメモリの動作速度を測定する。こ
の結果を用いて、第５図に示す実施例のようにメモリセ
ル・アレイ用、周辺回路用のＶＲＥＦ発生回路を切り換
える。通常、ＤＲＡＭではメモリセル・アレイの占有面積が大
きいので、チップ寸法を小さくするためメモリセル・ア
レイでは周辺回路よりも微細な素子を用いる。　そのた
めメモリセル・アレイに用いる素子の各種耐圧は低くな
っている。そこで本実施例ではメモリセル・アレイと周
辺回路で電源電圧を分けて使う。予め各種基準電圧とメ
モリセル・アレイの動作速度、各種基準電圧と周辺回路
の動作速度の関係を明らかにしておけば、目標速度にあ
った基準電圧を選ぶことができる。従って、本実施例で
もアクセス時間を目標とする値にそろえることができる
ので、チップ間のアクセス時間のバラツキを低減できる
。本実施例によれば、メモリセル・アレイと周辺回路で
電源電圧を独立に供給できるのでメモリセル・アＩノイ
に用いる電源電圧は周辺回路よりも低くでき、素子の破
壊を防ぐことができる。また、周辺回路とメモリセル・
アレイの動作速度の整合をとることができる。第８図及び第９図は本発明の他の実施例である。これらの実施例はアクセス時間の測定結果によりＶＬ発
生回路内の帰還回路の定数を変える。これによりチップ
内の電源電圧を制御してアクセス時間を目標とする値に
するものである。第８図に示す実施例では、基準電圧ＶＲ，及びＶＢ、は
一定値とする。ＶＬ発生回路は帰還回路の抵抗をヒユー
ズにより切り換えチップ内の電源電圧値を制御する。こ
れ以外は第７図に示す実施例と同一である。第８図にお
いてＶ　＋、。、ＶＬ、は次式で表される。ＶＬａ：　（Ｒ２＋Ｒ１１）　　・ＶＲ，／Ｒ１ＩＶＬ
、斗（Ｒ４＋Ｒ１２）　　・ＶＲ，／　Ｒ１２ここで、
Ｒ１１はノードＮＤＯと接地間の合成抵抗、Ｒ１２はノ
ードＮＤＩと接地間の合成抵抗である。Ｒ１】、及びＲ
１２は切断するヒユーズを変えることにより抵抗値が変
わる。これにより差動増幅器への帰還電圧を変えること
ができ、チップ内の電源電圧■し。、ＶＬ工を制御する
ことができる。従って、アクセス時間を制御することができ、チップ間
のアクセス時間のバラツキを低減できる。また本実施例では、基準電圧発生回路はメモリセル・ア
レイ用と周辺回路用の２個でよく、チップ寸法を小さく
できる。第９図も、基準電圧ＶＲ１１及びＶＲ，は一定値とする
。■し発生回路は帰還回路の抵抗をヒユーズにより切り
換えてチップ内の電源電圧を制御する。第９図においてＶＬ、、ＶＬ工は次式で表される。Ｖ＋、。’＝　（Ｒ２＋Ｒ１３）　　・ＶＲ，／Ｒ１３
ＶＬ、＃　（Ｒ４＋Ｒ１４）　　・ＶＲ，／Ｒ１４ここ
で、Ｒ１３はノードＮＤＯと接地間の合成抵抗、Ｒ１４
はノードＮＤＩと接地間の合成抵抗である。Ｒ１３及び
Ｒ１４は切断するヒユーズを変えることにより抵抗値が
変わる。これにより、チップ内の電源電圧ｖＬｏ、ＶＬ
□を制御することができる。従って、アクセス時間を制
御することができチップ間のアクセス時間のバラツキを
低減できる。なお、第８図及び第９図で示すヒユーズで切り換える抵
抗の数を多くすることにより細かくアクセス時間を制御
することができる。第１０図は本発明の他の実施例である。第１０図は基準
電圧を切り換えるためのヒユーズを切断する回路の実施
例である。第１０図で、点線で囲んだ回路１５以外は第
５図に示す実施例と同じである。回路］５において、ＰＤＩ〜ＰＤ６はパッドで、ＰＤＩ
は電源用、ＰＤ２は接地用、ＰＤ３〜ＰＤ６はヒユーズ
ＦＯ〜Ｆ３を切断すためのものである。全ヒユーズＦＯ
〜Ｆ３が接続された状態では、ノードＮＤＯＯ−ＮＤ３
０は抵抗ＲＯＯ及びＮチャネル間Ｏ８ＦＥＴ−ＮＯＯに
よりほぼ電源電圧に保たれている。従って、ラッチ回路
ＬＯ−Ｌ３の出力ノードＮＤＯ２〜ＮＤ３２も電源電圧
となっている。これによりノードＮＤＯ３が電源電圧、
ＮＤ１３〜ＮＤ３３は接地電位となる。これによｉＪＭ
Ｏ５ＦＥＴ−Ｎｏがオン、Ｎ１〜Ｎ３がオフとなり、■
し発生回路には基準電圧ＶＲＯが入力される。基準電圧発生回路を切り換えるためのヒユーズの切断は
次のように行う。プローブを用いてパッドＰＤＩに電源電圧を供給し、パ
ッドＰＤ２を接地する。ヒユーズＦＯを切断する場合は
パッドＰＤ３を高レベルにする。これによりヒユーズＦＯ＝　Ｎチャネル間Ｏ８ＦＥＴ−
ＮＧＯを通して過大な電流が流れ、ヒユーズＦＯが切断
される。この時の電流はＮチャネル間Ｏ８ＦＥＴ−ＮＧ
Ｏのチャネル幅、チャネル長により調整する。なお、他
のヒユーズを切断する場合は、それぞれのヒユーズに対
応したＭＯＳＦＥＴをオンとする。本実施例では、プローブから電圧を印加することにより
ヒユーズを切断するので、レーザ光を使うような特別な
ヒユーズ切断装置がいらない。また、ウェハ状態でアク
セス時間の測定と基準電圧発生回路の切り換えが同時に
行えるので、比較的に短い時間でアクセス時間の制御が
できる。第１１図及び第１２図は本発明の他の実施例である。第
１１図及び第１２図はＶＬ発生回路及びＶＲＥＦ発生回
路の帰還回路の定数切り換え用ヒユーズに切断用回路を
設けた実施例である。第１，１図はＶＬ発生回路の帰還
回路の抵抗を切り換え、チップ内の電源電圧を制御する
ものである。回路］、６はチップ内の電源電圧を作るＶ
ｔ、発生回路である。この回路ではＮチャネルＭＯＳＦ
ＥＴ−ＮＯ”　Ｎ　３をオン・オフすることにより帰還
回路の抵抗を切り換える。」１記ＭＯＳＦＥＴのオン・
オフは回路１−５のヒユーズＦＯ−Ｆ３のいずれかを切
断することにより制御する。回路コ５は第１０図に示す
ものと同一である。本実施例によると回路】−５のヒユ
ーズＦＯ−Ｆ３を選択的に切断することによりＶＬ発生
回路の帰還抵抗を変えることができ、チップ内の電源電
圧が制御できる。従って、アクセス時間のチップ間のバ
ラツキを低減できる。また、ＶＲＥＦ発生回路は１個あ
ればよく、チップ寸法を小さくできる。第１２図はＶＲＥＦ発生回路の帰還回路の抵抗を切り換
えてチップ内の電源電圧を制御するものである。回路１
７は基準電圧発生回路である。この回路ではＮチャネル
ＭＯＳＦＥＴ−ＮＯ”Ｎ３をオン・オフすることにより
抵抗ＲＩＯ−Ｒ１３を切り換える。このＭＯＳＦＥＴの
オン・オフは回路１５のヒユーズＦＯ〜Ｆ３を切断する
ことにより制御する。回路１５は第１０図に示すものと
同一である。本実施例によると回路１５のヒユーズＦＯ
−Ｆ３を切断することにより基準電圧発生回路の抵抗を
変え、これにより基準電圧を制御する。したがって、■し発生回路の出力電圧が制御でき。アクセス時間のチップ間のバラツキを低減できる。また、Ｖ　ＲＥＦ発生回路は１個でよく、チップ寸法を
小さくできる。第１３図は本発明の他の実施例である。本実施例ではチ
ップ内の回路で使う電源電圧（ここではチップ内電源電
圧という）を測定し、その結果によりチップ内電源電圧
を制御する。同図（ａ）で１０は半導体チップ、４０はメモリあるい
はロジック回路、１２０はチップ内電源電圧を測定する
手段、３０はチップ内電源電圧を制御する手段である。本実施例では予めチップ内電源電圧と回路の動作速度の
関係を調べておく。この時、チップの加工状態（例えば
ＭＯＳＦＥＴのチャネル長Ｌｇの大小）をパラメータと
して調べておく。つぎに。チップ完成後にチップ内電源電圧測定手段によりチップ
毎にチップ内電源電圧を測定する。この測定結果をもと
に回路の動作速度を推定し、目標の動作速度となるよう
にチップ内電源電圧を設定する。具体的には、例えばＬ
ｇをパラメータとしてチップ内電源電圧と動作速度の関
係を調べ、第１３図（ｂ）に示すような図を作る。目標
とする動作速度を同図に示す範囲にする場合、例えばＭ
ＯＳＦＥＴのＬｇが大きくなっている場合は特性曲線７
１を用いてチップ内電源電圧を６１の範囲に、またＬｇ
が小さくなっている場合は特性曲線７２を用いて６２の
範囲に設定する。但し、特性曲線は必要とする精度に応
じて種々のｒ＝　ｇや他のプロセス依存パラメータ（例
えばトランジスタのしきい値電圧Ｖｔ）の値、あるいは
温度特性に対応するものを予め用意する。自動テストを
行なう場合は、上記の動作速度とチップ内電源電圧の関
係をテーブルとしてテスタ内に用意する。具体的なテー
ブルとして例えば第１３図（ｃ）に示すように、Ｌｇと
目標とする動作速度となるためのチップ内電源電圧の最
大値ＶＬＵ、最小値ＶＬＬの関係を示すテーブルを用い
る。以上のように、本実施例ではチップ間で動作速度の
バラツキを低減することができる。従って、システム設
計が容易となり、システムの高速化も可能となる。第１４図は本発明の他の実施例である。同図で１１はチ
ップ内電源電圧■し測定用パッド、６０〜６３は基準電
圧ｖＲ測定用パッドである。なお、上記測定用パッド以
外は第５図（ａ）に示す実施例と同一である。本実施例
でも、まずチップ内電源電圧あるいは基準電圧を測定す
る。これをもとにメモリの動作速度を推定しチップ内電
源電圧を設定する。このチップ内電源電圧の設定は、ヒ
ユーズＦＯ−Ｆ３のうちのいずれかを切断することによ
り異なる基準電圧を作る。数種の基準電圧発生回路のう
ち、−回路を選択する。これにより■Ｌ発生回路の電圧
を設定する。したがって、あらかじめ決めた目標とする
チップ内電源電圧より高い電圧を作る基準電圧発生回路
と低い電圧を作る基準電圧発生回路を多数設けておけば
アクセス時間をチップ完成後に目標にあわせて調整でき
る。従ってアクセス時間のチップ間のバラツキを低減するこ
とができる。第１５図は本発明の他の実施例である。同図で１１はＶ
Ｌ測定用パッド、６０〜６３はＶＲ測定用パットであり
、それ以外は第６図に示す実施例と同一である。本実施
例はチップ内電源電圧を測定した後の基準電圧発生回路
の選択にボンディングパッドを用いる。２０〜２３のボ
ンディングパッドのうちいずれかを高電位あるいは低電
位とすることにより基準電圧発生回路を選択する。これ
によりＶＬを制御する。従って本実施例によっても、ア
クセス時間をチップ完成後に目標にあわせて調整でき、
アクセス時間のチップ間のバラツキを低減することがで
きる。第１６図は本発明の他の実施例である。同図で１１はＶ
Ｌ測定用パッド、６０〜６７はＶＲ測定用パッドであり
、それ以外は第７図に示す実施例と同一である。本実施
例はメモリセル・アレイと周辺回路で別のＶし発生回路
を用いる場合を示している。メモリアレイ用にＶＬＯ発
生回路を、周辺回路用にＶＬ１発生回路を設けている。従って、ＶＬＯ１■し、は独立に決めることができる。したがって、メモリセルアレイと周辺回路の動作速度の
整合を容易にとることができる。本実施例によっても。アクセス時間をチップ完成後に目標にあわせて調整でき
るのでアクセス時間のチップ間のバラツキを低減するこ
とができる。第１７図は本発明の他の実施例である。本実施例は基準
電圧発生回路の選択をヒユーズ、ボンディングパッドの
どちらを用いてもできるようにしたものである。同図で
、ヒユーズＦＯ〜Ｆ３と抵抗ＲＯ−Ｒ３は直列に電源に
接続し、抵抗ＲＩＯ〜Ｒ１３は接地する。それ以外は第
１５図と同じである。本実施例では、まずパッド１１０
〜１１３を用いて各基準電圧発生回路の出力電圧または
その出力電圧によるチップ内電源電圧を測定する。つぎに、例えば基準電圧ＶＲ，を用いてｖしを設定する
場合、ヒユーズＦＯを切断する。または、パッケージ実
装時にパッド１１０を接地端子にボンディングする。Ｖ
Ｒ工〜■Ｒ３の切り換えも同様にする。このように本実
施例ではスイッチ用ＭＯＳＦＥＴ　　ＰＯ〜Ｐ３．Ｎｏ
−Ｎ３の切り換えをヒユーズの切断またはボンディング
・パッドへのボンディングどちらでもできる。従って、
工程の都合にあわせて電源の切り換え時期を選択できる
。第１８図は本発明の他の実施例である。同図で２２．２
３はＶｔ、測定用パッド、６０．６１はＶＲ測定用パッ
ドであり、それ以外は第８図に示す実施例と同一である
。本実施例ではチップ内電源電圧の測定後のチップ内電
源電圧の設定はＶＬ発生回路の帰還抵抗を変えることに
よって行なう、すなわち帰還回路内のヒユーズＦＯＯ−
ＦＯ３（Ｆｌｏ−Ｆ１ａ）のいくつかを切断することに
より帰還電圧を変えてＶＬ、、■１．１を制御する。従
って本実施例によってもアクセス時間をチップ完成後に
目標にあわせて調整できるのでアクセス時間のチップ間
のバラツキを低減することができる。第１９図はＶＬ発生回路の帰還回路にヒユーズを用いた
別の例である。本実施例でもチップ内電源電圧ｖしは帰
還回路のヒユーズを切断することによって設定する。　
第２０図は本発明の他の実施例である。同図で１１はｖ
Ｌ測定用パッド、６０〜６３はＶＲ測定用パッドであり
、それ以外は第１０図に示す実施例と同一である。本実
施例はチップ内電源電圧ＶＬまたは基準電圧ＶＲを測定
する。ＶＬの設定はいくつかある基準電圧発生回路を選
択することにより行なう。この選択にはヒユーズを用い
る。本実施例では第１０図と同じヒユーズの切断回路を
設けている。この回路の動作は第１０図の回路と同じで
ある。本実施例によれば、アクセス時間をチップ完成後
に目標にあわせて調整できるのでアクセス時間のチップ
間のバラツキを低減することができる。第２１図及び第２２図は本発明の他の実施例である。第
２１図で１１はＶＬ測定用パッド、６０はＶＲ測定用パ
ッドであり、それ以外は第１］図に示す実施例と同一で
ある。本実施例ではｖしまたはＶＲを測定し回路１５の
ヒユーズＦＯ−Ｆ３を選択的に切断することによりＶＬ
発生回路の帰還電圧を変える。これによりチップ内電源
電圧を制御する。なお、ヒユーズの切断には第１０図と
同じ切断回路を設けている。本実施例によってもアクセ
ス時間のチップ間のバラツキを低減できる。また、Ｖ　ＲＥＦ発生回路は１個でよくチップ寸法を小
さくできる。第２２図で１１はＶ　＋−測定用パッド、６０はＶＲ測
定用パッドであり、それ以外は第１２図に示す実施例と
同一である。本実施例ではｖしまたはＶａを測定し回路
１５のヒユーズＦＯ〜Ｆ３を選択的に切断することによ
り基準電圧発生回路の帰還抵抗を変える。これにより、
基準電圧を制御する。これによりＶｌ、発生回路の出力
電圧が制御でき、アクセス時間のチップ間のバラツキを
低減できる。また、Ｖ　ＲＥＦ発生回路は１１個でよくチップ寸法を
小さくできる。第２３図は本発明の他の実施例である。本実施例はヒユ
ーズＦＯ〜Ｆ３を選択的に切断することによりＶＬ発生
回路の帰還電圧を変える。これによりチップ内電源電圧
を制御する。本実施例では第２１図の回路１５を用いな
いためチップ面積を低減できる。以上説明した本発明の実施例においてはトランジスタは
ＭＯＳ）−ランジスタを用いたがこれはこれに限らずバ
イポーラ・トランジスタやバイポーラ・トランジスタと
ＭＯＳ）−ランジスタを組合せた、いわゆるＢＩＣＭＯ
５回路でも実現可能である。また、回路中の抵抗は多結
晶ＳｉやＳｌ中の不純物拡散層によって実現できるが、
またＭＯＳトランジスタのようなアクティブ素子でも実
現することができる。さらにＶｌ、発生回路やＶ　ＲＥ
Ｆ発生回路も第５図（ｂ）や（ｃ）に示したものに限ら
ない。例えばＶＲＥＦ発生回路としてはバンドギャップ
を利用したものなどであってもよい。

【発明の効果】

以上のように、本発明によるとチップ毎に動作速度また
は電源電圧を測定してチップ内の電源電圧を変えるので
、チップ間の動作速度のばらつきを低減することができ
る。したがって、システムを設計するときマージンを小
さくでき、システムの高速化が図られる。

【図面の簡単な説明】

第１図〜第４図は本発明の実施例の回路ブロック図、第
５図は本発明の一実施例の回路図で、同図（ａ）は本発
明をメモリに適用した実施例の回路図、同図（ｂ）は基
準電圧発生回路の回路図、同図（ｃ）は電源電圧発生回
路の回路図、第６図〜第１２図、第１４図〜第２３図は
本発明をメモリに適用した実施例の回路図、第１３図は
本発明の他の実施例の回路ブロック図およびチップの動
作速度の制御方法の説明図である。符号の説明１０・・・半導体チップ　　２０・・動作速度測定手段
３０・・・電源電圧制御手段／θ 季暑１４」ζ今ッフ゛ｖｉＳ　口（０，）１ツユ−人′ 尺１）汐乱）４− ２ｉｏ　　ｉ’ｈ　抗に１　　服杭第已ｌθ 目（ｂ）泊目ｖ）　　１３　口（α）（Ｃン免 ■ 循／６日囁Ｂ（２）第ｑ口第７閉循０国力２図２

Claims

【特許請求の範囲】１、メモリ回路、ロジック回路の少なくとも一つを含む
機能回路、該機能回路の動作速度を測定する手段、該機
能回路の電源電圧を制御する手段を有し、該機能回路の
動作速度の測定結果により該機能回路の電源電圧を設定
することを特徴とする半導体装置。２、上記機能回路の動作速度を測定する手段は、該機能
回路の信号入力用の端子及び信号出力用の端子であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。３、上記機能回路の動作速度を測定する手段は、インバ
ータを多段に縦続接続したインバータ列と、該インバー
タ列の信号入力用の端子及び信号出力用の端子であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。４、上記機能回路の動作速度を測定する手段は、複数の
インバータを用いたリング・オシレータとその出力用の
端子であることを特徴とする特許請求の範囲第１項記載
の半導体装置。５、該電源電圧を制御する手段は該機能回路の電源電圧
を設定するための複数の基準電圧の発生手段と複数のヒ
ューズを有し、該ヒューズを選択的に切断することによ
り該電源電圧を制御することを特徴とする特許請求の範
囲第１項記載の半導体装置。６、該電源電圧を制御する手段は該機能回路の電源電圧
を設定するための複数の基準電圧の発生手段と複数のボ
ンディングパッドを有し、チップ組み立て時該ボンディ
ングパッドを選択的にボンディングすることにより該電
源電圧を制御することを特徴とする特許請求の範囲第１
項記載の半導体装置。７、該電源電圧を制御する手段は、該機能回路の電源電
圧を作るための基準電圧発生回路、その出力を受けて該
電源電圧を作るバッファ回路、該バッファ回路の複数の
帰還抵抗及び複数のヒューズを有し、該ヒューズを選択
的に切断することにより、該帰還抵抗を切り換え該電源
電圧を制御することを特徴とする特許請求の範囲第１項
記載の半導体装置。８、該電源電圧を制御する手段は、該機能回路の電源電
圧を設定するための基準電圧発生回路、その基準電圧を
分圧する複数の抵抗及び複数のヒューズを有し、該ヒュ
ーズを選択的に切断することにより、該抵抗を切り換え
該基準電圧を制御することを特徴とする特許請求の範囲
第１項記載の半導体装置。９、該ヒューズに切断用のＭＯＳＦＥＴ及び該ＭＯＳＦ
ＥＴの端子電圧を制御するパッドを設けたことを特徴と
する特許請求の範囲第５項、第７項、第８項記載の半導
体装置。１０、メモリ回路、ロジック回路の少なくとも一つを含
む機能回路、該機能回路の電源電圧を測定する手段、該
機能回路の電源電圧を制御する手段を有し、該機能回路
の電源電圧の測定結果により該機能回路の電源電圧を設
定することを特徴とする半導体装置。１１、上記機能回路の電源電圧を測定する手段は該電源
電圧を作るバッファ回路の出力用の端子であることを特
徴とする特許請求の範囲第１０項記載の半導体装置。１２、上記機能回路の電源電圧を測定する手段は電源電
圧を設定するための複数の基準電圧の発生手段の出力端
子であることを特徴とする特許請求の範囲第１０項記載
の半導体装置。