JP3800520B2 - 半導体集積回路装置と半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、小振幅の入力信号が供給される半導体集積回路装置の入力回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
小振幅の入力信号を受け、高速に動作する必要のある入力回路には、一般的には差動入力回路が用いられる。しかしながら、入力電圧Ｖｉｎが、Ｖｉｎ＜２×Ｖｔｈ（差動ＭＯＳＦＥＴ、電流源ＭＯＳＦＥＴのしきい値電圧）のように低くなると、差動ＭＯＳＦＥＴの共通ソースに設けられた電流源ＭＯＳＦＥＴの電流が減り、正常動作が行えないという問題を有する。
【０００３】
【発明が解決しようとする課題】
本願発明者においては、入力信号が電源電圧あるいは回路の接地電位にシフトしても動作を行うことができるレール・ツー・レール（ｒａｉｌ ｔｏ ｒａｉｌは、米国モトラーラ社の登録商標である）回路に着目した。図１３は、この発明に先立って検討されたレール・ツー・レール回路の回路図が示されている。この回路は、バイアスＰ１，Ｐ２、Ｎ１，Ｎ２及びＤＣＰ，ＤＣＮを必要とし、素子のプロセスバラツキ、例えばＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの相互コンダクタンス比のバラツキ、入力電圧Ｖｉｎのシフトを考慮すると、そのまま小振幅、高速入力回路として使用するのが難しい。
【０００４】
図１４には、米国特許第４，９５８，１３３号公報によって提案されている自己バイアス型のレール・ツー・レール回路の回路図が示されている。また、雑誌「トランジスタ技術」２００１年３月号第２０１頁には、オペアンプにレール・ツー・レール回路を用いた例が示されている。これらの回路は、オペアンプとして用いることができても、その信号伝達速度が遅いために、高速動作が要求されるスタティック型ＲＡＭ（ランダム・アクセス・メモリ）のアドレス信号、クロック信号、各種制御信号を入力するための入力回路としては不向きである。
【０００５】
この発明の目的は、低電圧まで安定的に高速動作が可能な入力回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて動作電流を形成する第１導電型の第１電流源ＭＯＳＦＥＴを第１増幅部とし、上記一対の第１入力端子にそれぞれゲートが接続された第２導電型の第２差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて動作電流を形成する第２導電型の第２電流源ＭＯＳＦＥＴを第２増幅部とし、上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ対を含む第１出力部、上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対を含む第２出力部を設けて増幅回路を構成し、かかる増幅回路と同様な回路を用いてバイアス回路を構成し、その一対の出力端子を共通接続して中点に対応したバイアス電圧を形成し、上記増幅回路の第１ないし２電流源ＭＯＳＦＥＴのゲート及び第１ないし第２ＭＯＳＦＥＴのゲート及びバイアス回路の対応する電流源ＭＯＳＦＥＴ及びＭＯＳＦＥＴのゲートに供給する。
【０００７】
【発明の実施の形態】
図１には、本発明に係る半導体集積回路装置に設けられる入力回路の一実施例の回路図が示されている。同図の各回路素子は、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。同図の回路は、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとからなるＣＭＯＳ回路により構成され、ＰチャネルＭＯＳＦＥＴは、そのバックゲート（チャネル）部に矢印を付すことによりＮチャネルＭＯＳＦＥＴと区別される。
【０００８】
この実施例の入力回路は、前記レール・ツー・レール回路が利用される。すなわち、Ｐチャネル型の差動ＭＯＳＦＥＴＱ１とＱ２、その動作電流を形成するＰチャネル型の電流源ＭＯＳＦＥＴＱ３からなる第１増幅部と、Ｎチャネルの差動ＭＯＳＦＥＴＱ４とＱ５、その動作電流を流すＮチャネル型の電流源ＭＯＳＦＥＴＱ６により第２増幅部が構成される。上記Ｐチャネル型の電流源ＭＯＳＦＥＴＱ３のソースは、電源電圧ＶＤＤＱが与えられ、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ６のソースには、回路の接地電位ＶＳＳが与えられる。
【０００９】
上記第１増幅部と第２増幅部の一方の差動ＭＯＳＦＥＴＱ１とＱ４のゲートは、第１入力端子ＩＮに接続される。上記第１増幅部と第２増幅部の他方の差動ＭＯＳＦＥＴＱ２とＱ５のゲートは、第２入力端子ＩＮＢに接続される。これらの入力端子ＩＮとＩＮＢには、相補（非反転と反転）の入力信号が供給される。ここで、ＩＮＢのＢはバー（反転）信号であることを示している。
【００１０】
上記第１差動部に対して、ＮチャネルＭＯＳＦＥＴＱ７〜Ｑ１０からなる第１出力部が設けられ、上記第２差動部に対してＰチャネルＭＯＳＦＥＴＱ１１〜Ｑ１４からなる第２出力部が設けられる。上記第１と第２出力部の一方である上記ＭＯＳＦＥＴＱ７，Ｑ８及びＱ１１，Ｑ１２が電源電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間には、カスコード（直列）形態に接続され、上記第１と第２出力部の他方である上記ＭＯＳＦＥＴＱ９，Ｑ１０及びＱ１３，Ｑ１４が電源電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間には、カスコード形態に接続される。
【００１１】
上記第１増幅部の差動ＭＯＳＦＥＴＱ１とＱ２のドレイン電流は、上記第１出力部のＭＯＳＦＥＴＱ８、Ｑ１０に流れるようにされる。同様に、第２増幅部の差動ＭＯＳＦＥＴＱ４，Ｑ５のドレイン電流は、上記第２出力部のＭＯＳＦＥＴＱ１２，Ｑ１４に流れるようにされる。上記第１出力部の一方のＭＯＳＦＥＴＱ７と、第２出力部の一方のＭＯＳＦＥＴＱ１１は、いわばソース入力、ゲート接地型の増幅ＭＯＳＦＥＴとして動作し、ドレインが第１出力端子に接続される。同様に、上記第１出力部の他方のＭＯＳＦＥＴＱ９と、第２出力部の一方のＭＯＳＦＥＴＱ１３も、上記同様に増幅ＭＯＳＦＥＴとして動作してドレインが第２出力端子に接続される。このような一対の出力端子のうち、特に制限されないが、第１出力端子の信号ｏｕｔが出力増幅回路ＯＡに伝えられて、ＣＭＯＳレベルの内部信号とされる。第２出力端子の信号を出力増幅回路に伝えてＣＭＯＳレベルの内部信号とすることもできる。
【００１２】
上記第２と第４の差動ＭＯＳＦＥＴの基板をソースに接続することで第２と第４の差動ＭＯＳＦＥＴのＮＢＴ劣化を防ぐことができる。
【００１３】
上記第１増幅部，第２増幅部の電流源ＭＯＳＦＥＴＱ３とＱ６、及び上記第１出力部と第２出力部のＭＯＳＦＥＴＱ７〜Ｑ１４のゲートには、バイアス電圧ＶＢが共通に接続される。このように、電流源ＭＯＳＦＥＴＱ３、Ｑ６及び及び上記第１出力部と第２出力部のＭＯＳＦＥＴＱ７〜Ｑ１４のゲート共通のバイアス電圧を供給する構成は、前記図１４に示した自己バイアス型のレール・ツー・レール回路と同様である。
【００１４】
この実施例では、前記図１４のように増幅回路において自身がバイアス電圧ＢＩＡＳを形成する構成では、入力端子ＩＮ，ＩＮＢの信号変化に対して負帰還がかかり、出力信号の変化速度が遅くなってしまうという問題を有する。つまり、本願発明にかかる半導体集積回路装置のように、高速で低振幅の入力信号を受ける入力回路には不向きなものとなる。
【００１５】
この実施例では、上記バイアス電圧ＶＢが専用のバイアス回路ＶＢＧにより形成される。バイアス回路ＶＢＧは、上記入力回路と同じ回路により構成される。つまり、Ｐチャネル型の差動ＭＯＳＦＥＴＱ２１とＱ２２、その動作電流を形成するＰチャネル型の電流源ＭＯＳＦＥＴＱ２３からなる第３増幅部と、Ｎチャネルの差動ＭＯＳＦＥＴＱ２４とＱ２５、その動作電流を流すＮチャネル型の電流源ＭＯＳＦＥＴＱ２６により第４増幅部が構成される。
【００１６】
上記Ｐチャネル型の電流源ＭＯＳＦＥＴＱ２３のソースは、電源電圧ＶＤＤＱが与えられ、Ｎチャネル型の電流源ＭＯＳＦＥＴＱ６のソースには、回路の接地電位ＶＳＳが与えられる。上記第１増幅部と第２増幅部の一方の差動ＭＯＳＦＥＴＱ１とＱ４のゲートは、上記第１入力端子ＩＮに接続される。上記第１増幅部と第２増幅部の他方の差動ＭＯＳＦＥＴＱ２とＱ５のゲートは、上記第２入力端子ＩＮＢに接続される。
【００１７】
上記第３差動部に対して、ＮチャネルＭＯＳＦＥＴＱ２７〜Ｑ３０からなる第３出力部が設けられ、上記第４差動部に対してＰチャネルＭＯＳＦＥＴＱ３１〜Ｑ３４からなる第４出力部が設けられる。上記第３と第４出力部の一方である上記ＭＯＳＦＥＴＱ２７，Ｑ２８及びＱ３１，Ｑ３２が電源電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間にカスコード形態に接続され、上記第１と第２出力部の他方である上記ＭＯＳＦＥＴＱ２９，Ｑ３０及びＱ３３，Ｑ３４が電源電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間にカスコード形態に接続される。
【００１８】
上記第３増幅部の差動ＭＯＳＦＥＴＱ２１とＱ２２のドレイン電流は、上記第３出力部のＭＯＳＦＥＴＱ２８、Ｑ３０に流れるようにされる。同様に、第４増幅部の差動ＭＯＳＦＥＴＱ２４，Ｑ２５のドレイン電流は、上記第４出力部のＭＯＳＦＥＴＱ３２，Ｑ３４に流れるようにされる。上記第３出力部の一方のＭＯＳＦＥＴＱ２７と、第４出力部の一方のＭＯＳＦＥＴＱ３１のドレインは第３出力端子に接続される。同様に、上記第１出力部の他方のＭＯＳＦＥＴＱ２９と、第２出力部の他方のＭＯＳＦＥＴＱ３３も、上記同様にドレインが第４出力端子に接続される。このような一対の出力端子は、相互に接続されてバイアス電圧ＶＢを形成する。
【００１９】
つまり、相補の出力端子同士を接続して、入力端子ＩＮとＩＮＢに対応した出力信号のハイレベルとロウレベルの中間電圧を形成し、それをバイアス電圧ＶＢとし、電流源ＭＯＳＦＥＴＱ２３とＱ２６のゲートと、上記ＭＯＳＦＥＴＱ２７〜Ｑ３４のゲートに供給される。
【００２０】
上記バイアス回路ＶＢＧに対しても、入力端子ＩＮとＩＮＢに対応した相補の入力信号が形成され、かかる入力信号に対応した相補の出力信号を形成する出力端子同士を相互に接続することにより、相補出力信号が一致するように電流源ＭＯＳＦＥＴＱ２３、Ｑ２６及びカスコード部のＭＯＳＦＥＴＱ２７〜Ｑ３４のゲートに供給されるバイアス電圧ＶＢを形成します。この電圧ＶＢを入力回路を構成する上記電流源ＭＯＳＦＥＴＱ３、Ｑ６及びカスコード部のＭＯＳＦＥＴＱ７〜Ｑ１４のゲートに供給することにより、入力回路においては、入力端子ＩＮとＩＮＢに対応してハイレベル／ロウレベルに変化するような出力信号を形成する。そのうちの一方の出力信号ｏｕｔをＣＭＯＳインバータ回路等の出力増幅回路ＯＡにより増幅してＣＭＯＳレベルの内部信号を形成することができる。
【００２１】
入力回路においては、出力信号のレベルを決める信号伝達動作において、上記バイアス電圧ＶＢを形成するための負帰還動作を行わないから、入力端子ＩＮとＩＮＢから入力された入力信号に対応した出力信号ｏｕｔを形成する信号伝達動作を高速に行うようにすることができる。
【００２２】
図２には、本発明に係る半導体集積回路装置に設けられる入力回路の他の一実施例の回路図が示されている。この実施例の入力回路は、前記図１と同じ回路が用いられる。ただし、一対の入力端子のうちの一方の入力端子ＩＮには、入力信号が供給され、前記図１の入力回路では反転の入力信号が供給される入力端子ＩＮＢに対応した入力端子は、上記入力信号のハイレベル／ロウレベルを判定する参照電圧ＶＲＥＦが供給される参照電圧端子とされる。
【００２３】
このような参照電圧ＶＲＥＦを用いた入力回路に供給されるバイアス電圧ＶＢを形成するバイアス回路ＶＢＧでは、一対の入力端子が共に参照電圧ＶＲＥＦが供給される参照電圧端子とされる。素子にバラツキがなければ、同じ参照電圧ＶＲＥＦが供給されるので、一対の出力信号も同じくなるはずであるが、実際には差動ペア素子でのオフセット、出力ＭＯＳＦＥＴでも同様なオフセットを持つので、かかるオセットを補償するようなバイアス電圧ＶＢが形成され、それが上記入力回路の対応するＭＯＳＦＥＴに供給される。これにより、シングル構成の入力回路においても、動作の高速化と安定化を実現することができる。
【００２４】
図３と図４には、本発明に係る半導体集積回路装置に設けられる入力回路の他の一実施例の回路図が示されている。この実施例の入力回路は、前記図１の実施例の改良に係るものであり、図１の実施例回路に対してスイッチＳ１〜Ｓ１１が付加されて、図３、図４の実施例が構成される。このうち、図３には、半導体集積回路装置が通常の動作を行うノーマルモード時のスイッチＳ１〜Ｓ１１の状態が示され、図４には、半導体集積回路装置が動作を行わないスタンバイモード時のスイッチＳ１〜Ｓ１１の状態が示されている。
【００２５】
図３、図４において、入力回路は、カスコード部が２つに分けられて、それぞれにスイッチＳ１、Ｓ４と、スイッチＳ３とＳ６が設けられる。また、Ｐチャネル型とＮチャネル型の電流源ＭＯＳＦＥＴにもスイッチＳ２、Ｓ５と、スイッチＳ１１とＳ７が設けられる。上記スイッチＳ１〜Ｓ３は、電源電圧ＶＤＤＱに選択的に接続するために設けられ、スイッチＳ１１は回路の接地電位ＶＳＳに選択的に接続するために設けられる。そして、スイッチＳ４〜Ｓ６は、バイアス回路ＶＢＧで形成されたバイアス電圧ＶＢを選択的に伝えるために設けられる。バイアス回路ＶＢＧにおいても、カスコード部が２つに分けられて、それぞれにスイッチＳ８、Ｓ９が設けられて、それぞれの出力端子と選択的に接続される。２つのカスコード部のＭＯＳＦＥＴの共通接続されたゲートに対して、電源電圧ＶＤＤＱに選択的に接続するためのスイッチＳ１０が設けられる。
【００２６】
図３のノーマルモードでは、スイッチＳ１〜Ｓ３、Ｓ１１はオフ状態にされ、スイッチＳ４〜Ｓ７はオン状態にされる。これにより、入力回路は、前記図１の入力回路と同じ接続構成とされる。バイアス回路ＶＢＧは、スイッチＳ８とＳ９がオン状態にされ、スイッチＳ１０がオフ状態にされる。これにより、バイアス回路ＶＢＧは、前記図１のバイアス回路と同じ接続構成とされる。この結果、図１の実施例と同様に動作して、バイアス回路ＶＢＧは入力端子ＩＮとＩＮＢに対応したバイアス電圧ＶＢを形成する。入力回路は上記バイアス回路で形成されたバイアス電圧ＶＢにより動作し、入力端子ＩＮとＩＮＢから供給される入力信号に対応した信号ｏｕｔを形成する。
【００２７】
図４のスタンバイモードでは、上記図３とは逆に、スイッチＳ１〜Ｓ３、Ｓ１１はオン状態にされ、スイッチＳ４〜Ｓ７はオフ状態にされる。これにより、入力回路のカスコード部のＭＯＳＦＥＴのゲートには、バイアス電圧ＶＢに代えて電源電圧ＶＤＤＱが供給されてＰチャネルＭＯＳＦＥＴがオフ状態にされ、Ｐチャネル電流源ＭＯＳＦＥＴには上記電源電圧ＶＤＤＱが供給されてオフ状態にされ、Ｎチャネル電流源ＭＯＳＦＥＴには回路の接地電位ＶＳＳが供給されてオフ状態にされる。したがって、入力回路においては、電源電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間で電流経路が形成されないので低消費電力となる。
【００２８】
バイアス回路ＶＢＧにおいても、前記図３と逆に、スイッチＳ８とＳ９がオフ状態にされ、スイッチＳ１０がオン状態にされる。これにより、バイアス回路ＶＢＧは、ＰチャネルＭＯＳＦＥＴが全てオフ状態にされるので、上記電源電圧ＶＤＤＱによって、Ｎチャネル電流源ＭＯＳＦＥＴがオン状態となり、カスコード部のＮチャネルＭＯＳＦＥＴがオン状態となっても、電源電圧ＶＤＤＱと回路の接地電位ＶＳＳとの間で電流経路が形成されないので低消費電力となる。このように、スタンバイモードでは、入力回路及びバイアス回路で直流電流が発生しないから低消費電力となる。ただし、オフ状態のＰチャネルＭＯＳＦＥＴに流れるリーク電流は無視するものとする。
【００２９】
この実施例のように、スタンバイモードにおいて、カスコード部の各ＭＯＳＦＥＴに対して電源電圧ＶＤＤＱを供給する構成は、ＰチャネルＭＯＳＦＥＴをオフ状態にさせるものであり、ＰチャネルＭＯＳＦＥＴをオン状態にさせるようにゲートと基板（チャネル間）に電圧を供給した場合に生じるＮＢＴＩ（Negative Bias Temperature Instability)劣化を防止する上で効果的である。また、差動ＭＯＳＦＥＴの基板（チャネル）とソースとを接続する構成は、上記ＮＢＴＩ劣化を防止する上で有益である。このため、差動ＭＯＳＦＥＴは、それぞれが電気的に独立したウェル領域に形成される。
【００３０】
図５には、本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例の回路図が示されている。この実施例の入力回路は、前記レール・ツー・レール回路と、ＣＭＯＳ回路との２通りの入力動作に切り換えることが可能な機能が付加される。前記図３（図４）の回路において、入力端子ＩＮと、出力信号を形成するカスコード部の各ＭＯＳＦＥＴのゲートとの間に、スイッチ１２が設けられる。同様に、他方のカスコード部のＭＯＳＦＥＴのゲートと、それに対応した入力端子ＩＮＢとの間にスイッチ１３が設けられる。
【００３１】
同図には、ＣＭＯＳ入力モードの様子が示されており、スイッチＳ 1、Ｓ３はオフ状態にされ、スイッチＳ２とＳ１１はオン状態にされる。他のスイッチＳ４〜Ｓ１０の状態は、前記図４のスタンバイモードのときと同様であり、バイアス回路は回路動作が停止されて低消費電力状態になる。
【００３２】
入力回路においては、２つの差動回路の電流源ＭＯＳＦＥＴがそれぞれオフ状態にされて差動回路には電流が流れなくされる。したがって、スイッチＳ１２のオン状態により、入力端子ＩＮの入力信号は、カスコード接続のＭＯＳＦＥＴのゲートに共通に供給される。この構成は、２つのＰチャネルＭＯＳＦＥＴと２つのＮチャネルＭＯＳＦＥＴとが直列接続されており、それらのゲートに入力信号が供給され、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴのドレイン接続点から出力信号を得るので上記カスコード部は、ＣＭＯＳインバータ回路と等価の動作を行うものとされる。
【００３３】
入力端子ＩＮＢからの入力信号も、スイッチＳ１３を通して他方のカスコード接続のＭＯＳＦＥＴのゲートに共通に供給される。それ故、かかるカスコード接続のＭＯＳＦＥＴもＣＭＯＳインバータ回路と等価となって、その出力端子から出力信号を形成し、図示しない内部回路に取り込んだ入力信号を伝えることができる。なお、入力端子ＩＮの入力信号に対して、入力端子ＩＮＢの入力信号が反転信号の場合には、わざわざ２つの入力回路（カスコード接続のＭＯＳＦＥＴ）を用いて、それぞれを入力する必要はない。例えば、バー信号の場合には、入力端子ＩＮＢを用い、テュルー信号の場合には入力端子ＩＮを用いるようにいずれか一方を選択的に使用すればよい。
【００３４】
上記のスイッチＳ１〜Ｓ１３は、例えばＭＯＳＦＥＴにより構成される。ＭＯＳＦＥＴの持つしきい値電圧により、入力された電圧がそのまま出力できない場合には、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴを並列接続して、それらを制御信号に従ってオン／オフさせるようにするＣＭＯＳスイッチを用いるようにすればよい。
【００３５】
図６には、本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例の回路図が示されている。この実施例は、前記図２の実施例と基本的には同じである。この実施例では、入力回路のＰチャネル差動ＭＯＳＦＥＴＱ１とＱ２、カスコード部のＰチャネルＭＯＳＦＥＴＱ１１〜Ｑ１４は、そのチャネル幅がＷ４のように同一に形成される。また、入力回路のＮチャネル差動ＭＯＳＦＥＴＱ４とＱ５、カスコード部のＰチャネルＭＯＳＦＥＴＱ７〜Ｑ１０は、そのチャネル幅がＷ３のように同一に形成される。
【００３６】
上記Ｐチャネル差動ＭＯＳＦＥＴＱ１とＱ２の動作電流を形成するＰチャネルＭＯＳＦＥＴＱ３は、そのチャネル幅がＷ３のように同じＰチャネルの前記他のＭＯＳＦＥＴＱ１、Ｑ２等のチャネル幅Ｗ４よりも小さく形成され、言い換えるならば、オン抵抗値が大きく形成される。同様に、上記Ｎチャネル差動ＭＯＳＦＥＴＱ４とＱ５の動作電流を形成するＰチャネルＭＯＳＦＥＴＱ６は、そのチャネル幅がＷ２のように同じＮチャネルの前記他のＭＯＳＦＥＴＱ４、Ｑ５等のチャネル幅Ｗ３よりも小さく形成され、言い換えるならば、オン抵抗値が大きく形成される。バイアス回路ＶＢＧにおいても、ＭＯＳＦＥＴＱ２１〜Ｑ３４は、対応する入力回路の前記ＭＯＳＦＥＴＱ１〜Ｑ１４と同じくチャネル幅がＷ１〜Ｗ４のようにそれぞれ形成される。
【００３７】
差動増幅部において、電流源ＭＯＳＦＥＴＱ３（Ｑ２３）及びＱ６（Ｑ２６）のオン抵抗値を大きくした理由は、それに対応した差動ＭＯＳＦＥＴＱ１とＱ２（Ｑ２１とＱ２２）のドレイン電位の変化を小さくするためである。つまり、Ｎチャネル差動ＭＯＳＦＥＴＱ４とＱ５においては、そのドレイン電位の低電圧側への落ち込みを制限し、Ｐチャネル差動ＭＯＳＦＥＴＱ１とＱ２においては、そのドレイン電位の浮き上がりを制限する。
【００３８】
このような差動増幅部でのドレイン電位の変動を小さくすることにより、信号切り替わりを高速にするものである。つまり、一般的な差動回路のように差動ＭＯＳＦＥＴと、その動作電流を形成する電流源ＭＯＳＦＥＴを同じサイズとした場合には、そのオン抵抗値も同様となって、差動入力に対して相対的にオン状態にせされるＭＯＳＦＥＴのドレイン電位の落ち込み又は浮き上がりが大きくなる。例えば、差動ＭＯＳＦＥＴＱ４がオン状態に、ＭＯＳＦＥＴＱ５がオフ状態のときに上記ＭＯＳＦＥＴＱ４のドレイン電圧の落ち込みが大きいと、入力信号が変化して出力レベルの切り換えを行うとき、上記ドレイン電圧の落ち込みはカスコード部の電流源ＭＯＳＦＥＴＱ１２でしか回復させることができなく、このＭＯＳＦＥＴＱ１２はカスコード部の増幅ＭＯＳＦＥＴＱ１１へも電流を供給するので上記ドレイン電圧の落ち込みの回復に時間がかかってしまう。
【００３９】
つまり、差動ＭＯＳＦＥＴＱ４がオン状態からオフ状態に切り換えられ、ＭＯＳＦＥＴＱ１２の電流は増幅ＭＯＳＦＥＴＱ１１に供給されて、上記差動ＭＯＳＦＥＴＱ４がオン状態のときの反転信号を形成する動作を行わなければならないのに、上記ＭＯＳＦＥＴＱ４のドレインの寄生容量を充電するためにも使われることとなって出力の切り換えを遅くしてしまう。
【００４０】
これに対して、本願発明のように差動ＭＯＳＦＥＴＱ１とＱ２（Ｑ４とＱ５）に対して、電流源ＭＯＳＦＥＴＱ３（Ｑ６）のオン抵抗値を大きくするという単純な構成により、上記差動ＭＯＳＦＥＴＱ１とＱ２（Ｑ４とＱ５）のドレイン電圧の変化幅を小さくでき、結果として上記のような出力切り換えを高速に行うことが可能となる。つまり、入力信号の伝達速度を高速に行うようにすることができる。
【００４１】
この実施例のように、入力回路とバイアス回路とにおいて、対応するＭＯＳＦＥＴのサイズをＷ１〜Ｗ４のように互いに等しくした場合を基準にし、入力回路側の各ＭＯＳＦＥＴのサイズを（Ｗ１〜Ｗ４）×４のようにそれぞれを４倍にすると、各ＭＯＳＦＥＴに流れる電流も４倍となり、信号伝達速度を高速にすることができる。この場合には、入力回路側のみに大きな電流が流れ、バイアス回路は少なくてよいのでノーマルモードでの効率的に電流を使用することができる。
【００４２】
また、入力回路とバイアス回路とにおいて、対応するＭＯＳＦＥＴのサイズをＷ１〜Ｗ４のように互いに等しくした場合を基準にし、入力回路側の各ＭＯＳＦＥＴのサイズを（Ｗ１〜Ｗ４）×８のようにそれぞれを８倍にすると、各ＭＯＳＦＥＴに流れる電流も８倍となり、いっそうの信号伝達速度を高速にすることができる。この場合には、入力回路側のみに大きな電流が流れ、バイアス回路は少なくてよいのでノーマルモードでの効率的に電流を使用することができる。
【００４３】
例えば、後述するようなシンクロナスＳＲＡＭにおいて、クロック信号ＣＬＫ，ＣＬＫＢを入力する入力回路には、前記（Ｗ１〜Ｗ４）×８のようなＭＯＳＦＥＴを用い、制御信号Ｓ，ＷＥ，ＷＥｘ等は前記（Ｗ１〜Ｗ４）×４のようなＭＯＳＦＥＴを用い、アドレス信号Ａ０〜Ａ１８・ＡＳやＤＱ０〜ＤＡ３５は、（Ｗ１〜Ｗ４）×１のようにバイアス回路ＶＢＧと等倍にするよう、それぞれの入力信号の要求される伝達速度に対応した３段階の使い分けに利用できる。
【００４４】
図７には、本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例の回路図が示されている。この実施例は、前記のようなレール・ツー・レール回路ではなく、Ｎチャネル差動ＭＯＳＦＥＴ、Ｎチャネル電流源ＭＯＳＦＥＴ及びＰチャネル負荷ＭＯＳＦＥＴにより第１差動増幅回路を構成し、同様にＰチャネル差動ＭＯＳＦＥＴ、Ｐチャネル電流源ＭＯＳＦＥＴ及びＮチャネル負荷ＭＯＳＦＥＴにより第２差動増幅回路を構成し、上記第１と第２の差動増幅回路の入力端子を共通にして入力端子ＣＫ，ＣＫＢに接続する。
【００４５】
特に制限されないが、電流源ＭＯＳＦＥＴと差動ＭＯＳＦＥＴの共通ソースとの間には、差動ＭＯＳＦＥＴのドレイン出力をそれぞれのゲートに受け、並列形態にされた２つのＭＯＳＦＥＴが設けられる。これらのＭＯＳＦＥＴは、出力信号の変動を小さくするような負帰還動作を行うために設けられる。
【００４６】
上記第１及び第２差動増幅回路のそれぞれに対して、それぞれ同様な第３及び第４差動増幅回路が設けられ、Ｎチャネル差動ＭＯＳＦＥＴを持つ第１と第３差動増幅回路とが縦列形態に接続され、Ｐチャネル差動ＭＯＳＦＥＴを持つ第２と第４差動増幅回路とが縦列形態に接続されて、それぞれにおいて２段増幅動作を行うようにされる。
【００４７】
そして、第３増幅回路の出力信号はＰチャネルの出力ＭＯＳＦＥＴのゲートに供給され、第４増幅回路の出力信号はＮチャネルの出力ＭＯＳＦＥＴのゲートに供給され、上記Ｐチャネル出力ＭＯＳＦＥＴとＮチャネル出力ＭＯＳＦＥＴとの相補の増幅信号の対応するもの同士が直列形態に接続されて反転出力信号ＸＢと非反転出力信号ＸＴを形成する。これらの出力信号ＸＢとＸＴは、ＣＭＯＳインバータ回路を通して相補信号として内部回路に取り込まれる。
【００４８】
上記第１ないし第４差動増幅回路のそれぞれは、電流源ＭＯＳＦＥＴのゲートに供給されるバイアス電圧と、それと反対導電型の負荷ＭＯＳＦＥＴのゲートに供給されるバイアス電圧とが同電位にされる。これらのバイアス電圧は、次に説明するようなバイアス回路により形成される。
【００４９】
図８には、図７の入力回路に用いられるバイアス回路の一実施例の回路図が示されている。バイアス回路は、前記図７の第１ないし第４差動増幅回路の電流源ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴに供給される４通りのバイアス電圧ＮＢ１、ＰＢ１、ＮＢ２，ＰＢ２を形成する。
【００５０】
バイアス回路は、前記レール・ツー・レール回路に設けられたバイアス回路と同様に、入力回路と同じ回路構成のものが用いられる。つまり、前記図７の入力回路の第１ないし第４差動増幅回路と同じ回路構成にされた４つの差動増幅回路が用いられる。前段の２つの差動増幅回路には、それぞれ入力回路と同じく入力端子ＣＫとＣＫＢに接続される。前段の差動増幅回路の差動出力が後段の差動増幅回路の入力端子に接続されるまでは前記入力回路と同様である。
【００５１】
上記バイアス回路を構成する４つの差動増幅回路は、それぞれの差動ＭＯＳＦＥＴのドレイン出力が共通に接続される。上記４つの差動増幅回路のそれぞれにおいては、相補の出力端子を相互に接続して等しい電圧になるように、自身の負荷ＭＯＳＦＥＴ及び電流源ＭＯＳＦＥＴを制御しつつ、４通りのバイアス電圧ＮＢ１、ＮＢ２、ＰＢ１、ＰＢ２を形成する。これにより、Ｎチャネル差動ＭＯＳＦＥＴと、Ｐチャネル差動ＭＯＳＦＥＴを用いて、電源電圧と回路の接地電位の範囲内で変化する入力信号に応答できる入力回路の動作の高速化と安定化を実現することができる。
【００５２】
図９には、この発明に用いられるＰチャネルＭＯＳＦＥＴの一実施例の素子構造図が示されている。図９（Ａ）には平面構造が、図９（Ｂ）には断面構造が示されている。ＰチャネルＭＯＳＦＥＴは、Ｎ型ウェルＮＷＥＬにおいて、基板上に薄いゲート絶縁膜を介して形成されたゲート電極ＦＧを挟むようにソース，ドレインを構成するＰ＋型半導体領域Ｌが形成される。ＮウェルＮＷＥＬには、ウェルバイアス電圧を供給するためにＮ＋半導体領域が設けられる。ここで、前記図６で示したゲート幅Ｗは、ゲート，ソース及びドレインが平行に並ぶ方向のソース，ドレイン拡散層の長さをいう。また、ゲート長Ｌｇは、チャル電流が流れる長さであり、ソース，ドレインの間隔に対応している。
【００５３】
図１０には、この発明に用いられるＮチャネルＭＯＳＦＥＴの一実施例の素子構造図が示されている。図１０（Ａ）には平面構造が、図１０（Ｂ）には断面構造が示されている。ＮチャネルＭＯＳＦＥＴは、Ｐ型ウェルＮＷＥＬにおいて、薄いゲート絶縁膜を介して形成されたゲート電極ＦＧを挟むようにソース，ドレインを構成するＮ＋型半導体領域Ｌが形成される。ＰウェルＰＷＥＬには、ウェルバイアス電圧を供給するためにＰ＋半導体領域が設けられる。ゲート幅Ｗとゲート長Ｌｇは、上記図９と同様である。
【００５４】
図１１には、この発明が適用されるシンクロナスＳＲＡＭ（以下、単にＳＳＲＭという）の一実施例のブロック図が示されている。この実施例のシンクロナスＳＲＡＭは、公知のＣＭＯＳ集積回路の製造技術により、単結晶シリコンのような１つの半導体基板上において形成される。
【００５５】
この実施例のＳＳＲＡＭは、アドレス端子Ａ０〜Ａ１８とウェイセレクト用アドレスＡＳからなる２０ビットによって約１Ｍ（メガ）のアドレス空間を持つ。データ端子ＤＱ０〜ＤＱ３５により３６ビットずつパラレルに読み出しと書き込みが行われるから、メモリアレイＭＡＲＹには約３６Ｍビットの記憶容量をもつようにされる。メモリアレイＭＡＲＹは、スタティック型メモリセルがワード線と相補のビット線との交点にマトリクス配置されて構成される。
【００５６】
上記アドレス端子Ａ０〜Ａ１８のアドレス信号は、アドレスバッファＡＤＢを通してアドレスレジスタＡＧ１に取り込まれる。非反転と反転からなる相補のクロック信号ＣＬＫ、ＣＬＫＢはクロックバッファＣＫＢを通して取り込まれる。そして、リード／ライト制御のための制御信号Ｓ，ＷＥ，ＷＥｘはコントロールバッファＣＯＢを通して取り込まれる。また前記セレクト信号ＡＳもアドレスバッファＡＤＢを通してアドレスレジスタＡＧ２に取り込まれる。データ端子ＤＱ０〜ＤＱ３５からの書き込みデータに対応して入力バッファＩＢが設けられる。
【００５７】
したがって、前記実施例の入力回路はこれら各種入力回路に適用される。特に、前記図６の実施例において、アドレスバッファＡＤＢやデータ入力バッファＩＢは、図６の実施例回路が用いられ、コントロールバッファＣＯＢは、バイアス回路の対応するＭＯＳＦＥＴに対してゲート幅Ｗが４倍にされたＭＯＳＦＥＴにより入力回路が構成される。更に、最高速が要求されるクロックバッファＣＫＢは、バイアス回路に対してゲート幅Ｗが８倍にされたＭＯＳＦＥＴにより入力回路が構成される。
【００５８】
アドレスレジスタＡＧ１は、読み出し動作のときにはセレクタＳＥＬＡによりメモリアレイＭＡＲＹのデコーダに伝えられる。書き込み動作のときには、書き込みアドレスレジスタＷＡＲ１１、ＷＡＲ２１によって時間調整が行われてセレクタを通して上記デコーダに伝えられる。同様に、ウェイセレクト用のアドレスＡＳも、同様なレジスタＷＡＲ１２、ＷＡＲ２２によって時間調整が行われる。書き込み動作では、書き込みアドレスとそれに対応した書き込みデータとに１サイクルのずれがあるので、上記書き込みアドレスレジスタによってその調整が行われる。
【００５９】
特に制限されないが、メモリアレイＭＡＲＹは、上記アドレス信号Ａ０〜Ａ１８によって、３６×２＝７２ビット分のデータがウェイ０（ＳＡ０）とウェイ１（ＳＡ１）によって読み出される。書き込みデータは、データレジスタＤＲＧ１，ＤＲＧ２を通してメモリアレイＭＡＲＹのライトアンプＷＡ０，ＷＡ１に伝えられる。上記センスアンプＳＡ０，ＳＡ１の読み出しデータと、データレジスタＤＲＧ２の書き込みデータとは、セレクタにより選択され、さらにその出力とデータレジスタＤＲＧ１の書き込みデータとがセレクタにより選択された出力レジスタＯＲ０，ＯＲ１に伝えられる。
【００６０】
上記セレクタの選択信号は、選択制御回路ＳＬＧにより形成される。この２つの出力レジスタＯＲ０とＯＲ１に伝えられたデータのうち、一方が上記ウェイアドレスＡＳに対応したウェイセレクト信号ＷＳＥＬにより選択されて、出力バッファＯＢを通して出力される。選択制御回路ＳＬＧは、書き込みアドレスレジスタＷＡＲ１１、ＷＡＲ２１の書き込みアドレスと、入力されたアドレスとを比較するコンパレータＣＭＰ１，ＣＭＰ２の信号と、上記書き込みアドレスレジスタＷＡＲ１２、ＷＡＲ２２のウェイセレクト用アドレスとを参照して上記選択信号を形成する。
【００６１】
図１２には、図１１のＳＳＲＡＭの動作の一例を説明するためのタイミング図が示されている。セレクト信号ＳＢのロウレベル（論理０）と、ライトイネーブル信号ＷＥＢのハイレベル（論理１）によりリードサイクルとされ、アドレス信号Ａ０−Ａ１８によりアドレスＡ０が取り込まれて前記２ウェイ分のデータが読み出される。第２サイクルで同様にリードサイクルとされ、アドレス信号Ａ０−Ａ１８によりアドレスＡ１が取り込まれ前記２ウェイ分のメモリセルの選択動作が行われる。１サイクル遅れてウェイアドレスＡＳのロウレベル（論理０）が入力されてウェイ０が指定されると、データレジスタＤＲ０に取り込まれているウェイ０に対応したデータＱ００が出力される。第３サイクルでセレクト信号ＳＢのハイレベル（論理１）とすると、そのサイクルは非選択サイクルとされるが、そのときにウェイアドレスＡＳのハイレベル（論理１）が入力されて、前記アドレスＡ１に対応して読み出されているウェイ１に対応したデータＱ１１が出力される。
【００６２】
第５サイクル目で、セレクト信号ＳＢのロウレベル（論理０）と、ライトイネーブル信号ＷＥＢのロウレベル（論理０）によりライトサイクルとされ、アドレス信号Ａ０−Ａ１８によりアドレスＡ２とウェイアドレスＡＳのロウレベル（論理０）が取り込まれる。第６サイクル目で同様にライトサイクルとされ、アドレス信号Ａ０−Ａ１８によりアドレスＡ３とそれに対応したウェイアドレスＡＳのハイレベル（論理１）が取り込まれ、上記アドレスＡ２とウェイアドレスの０に対応した書き込みデータＤ２０が入力される。上記ライトサイクルの間にもリードサイクルの挿入が可能とされ、その調整のためにアドレスレジスタ、ライトデータレジスタ、コンパレータ等が用いられる。
【００６３】
このようなＳＳＲＡＭにおいて、メモリセル等は最小加工寸法によりＭＯＳＦＥＴのゲート長Ｌｇが形成される。例えば、０．１２μｍプロセスの加工寸法によりメモリセルを構成するＭＯＳＦＥＴが形成される場合、前記入力回路（バイアス回路）のＭＯＳＦＥＴの寸法は、それよりも大きく形成される。この理由は、上記のような最小加工寸法で形成した場合に、ゲート長Ｌｇのバラツキによる影響が大きくしきい値電圧の変動幅も大きくなる。
【００６４】
例えば、図１において入力回路の差動ＭＯＳＦＥＴＱ１，Ｑ２（Ｑ４，Ｑ６）、電流源ＭＯＳＦＥＴＱ３（Ｑ６）及び負荷ＭＯＳＦＥＴＱ８，Ｑ１０（Ｑ１２，Ｑ１４）は、ゲート長Ｌｇを最小加工寸法の約２倍の０．２５μｍのように大きく形成される。そして、カスケード部のＭＯＳＦＥＴのうち、上記負荷（電流源）としてのＭＯＳＦＥＴＱ８，Ｑ１０（Ｑ１２，Ｑ１４）は上記のように大きく形成されるが、増幅用のＭＯＳＦＥＴＱ７，Ｑ９（Ｑ１１，Ｑ１３）はゲート長Ｌｇが０．１６μｍのように小さく形成される。
【００６５】
上記ＭＯＳＦＥＴＱ７，Ｑ９（Ｑ１１，Ｑ１３）のゲート長Ｌｇを小さくすることにより、そのゲート容量、つまりはゲート電極とチャネル間の容量を小さくすることができる。これにより、カスコード部の出力信号経路における寄生容量が小さくなり、寄生容量の充放電によって形成される出力信号電圧ｏｕｔの変化を高速にすることができる。
【００６６】
差動増幅回路においては、前記のように差動ＭＯＳＦＥＴと電流源ＭＯＳＦＥＴのチャネル長Ｌｇは等しく形成されるが、図６の実施例のように差動ＭＯＳＦＥＴＱ１とＱ２（Ｑ４とＱ５）のゲート幅Ｗ４（Ｗ３）に対して、電流源ＭＯＳＦＥＴＱ３（Ｑ６）のゲート幅Ｗ１（Ｗ２）のように小さく形成される。これにより、前記のように差動ＭＯＳＦＥＴのドレイン電圧の変化幅を小さくでき、伝達信号の切り換えを高速に行うようにすることができるものである。
【００６７】
ＳＳＲＡＭにおいて、例えば動作電源電圧ＶＤＤＱを１．２Ｖのように低い電圧まで動作可能にする場合、入力回路やバイアス回路のＭＯＳＦＥＴは０．４Ｖのような低しきい値電圧に形成される。このような低しきい値電圧にするために、図９、図１０の素子構造において、イオン打ち込み技術等によるゲート電極ＦＧ下の半導体基板表面にウェルと反対導電型の不純物の導入制御によって設定される。
【００６８】
上記のようなＭＯＳＦＥＴのサイズのゲート長Ｌｇ、ゲート幅Ｗ設定は、前記実施例のレール・ツー・レール回路の他に、前記図１３や図１４の示されたレール・ツー・レール回路にも適用することによって、高速化や動作の安定化を図るようにすることができる。
【００６９】
ＳＳＲＡＭにおいて、ＣＭＯＳレベルの入力信号を受ける論理回路等においては、ＭＯＳＦＥＴのオフ状態でのリーク電流又はスレッショルドリーク電流を低減させるために、そのしきい値電圧は前記入力回路、バイアス回路のＭＯＳＦＥＴよりも大きく、例えば０．６Ｖ程度の高しきい値電圧に設定される。このように、半導体集積回路装置において２種類のしきい値電圧を持つＭＯＳＦＥＴを形成する場合、イオン打ち込み技術等によるゲート電極ＦＧ下の半導体基板表面の不純物の制御によって設定される。
【００７０】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図２の実施例において、各入力回路のそれぞれに対してバイアス回路を設けるもの他、１つの入力回路に代表させてバイアス回路を動作させ、それにより形成されたバイアス電圧を複数の入力回路に供給する構成としてもよい。個々の入力回路に一対一に対応してバイアス回路を設ける構成は、それに供給される入力信号に対応した最適なバイアス電圧を形成することができる反面、回路規模が大きくなる。これに対して、図２のように参照電圧ＶＲＥＦは全入力回路において共通であるので、１つのバイアス回路で代表させて複数の入力回路に供給する構成は、回路が簡素化できる。
【００７１】
この発明は、入力信号の周波数が約１ＧＨｚを超え、内部回路がＣＭＯＳ構成の半導体集積回路装置に有益なものとなる。入力信号の周波数が約１ＧＨｚを超えるようになると、容量反射で入力信号の振幅が小さくなり、データ有効時間も小さくなり、入力電位の中心がずれてくる傾向にあるので、かかる入力信号を受ける入力回路として前記実施例の入力回路は好適なものとなる。あるいは、入力信号振幅がＣＭＯＳ振幅よりも小さい、内部回路がＣＭＯＳ回路により構成される各種半導体集積回路装置に適用して好適なものとなる。
【００７２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。一対の第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて動作電流を形成する第１導電型の第１電流源ＭＯＳＦＥＴを第１増幅部とし、上記一対の第１入力端子にそれぞれゲートが接続された第２導電型の第２差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて動作電流を形成する第２導電型の第２電流源ＭＯＳＦＥＴを第２増幅部とし、上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ対を含む第１出力部、上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対を含む第２出力部を設けて増幅回路を構成し、かかる増幅回路と同様な回路を用イテバイアス回路を構成し、その一対の出力端子を共通接続して中点に対応した電圧を形成し、かかる電圧を上記増幅回路の第１ないし２電流源ＭＯＳＦＥＴのゲート及び第１ないし第２ＭＯＳＦＥＴのゲート及びバイアス回路の対応する電流源ＭＯＳＦＥＴ及びＭＯＳＦＥＴのゲートに供給することにより、電源電圧と回路の接地電位の範囲内で変化する入力信号に応答できる入力回路の動作の高速化と安定化を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置に設けられる入力回路の一実施例を示す回路図である。
【図２】本発明に係る半導体集積回路装置に設けられる入力回路の他の一実施例を示す回路図である。
【図３】本発明に係る半導体集積回路装置に設けられる入力回路の他の一実施例を示す回路図である。
【図４】本発明に係る半導体集積回路装置に設けられる入力回路の他の一実施例を示す回路図である。
【図５】本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例を示す回路図である。
【図６】本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例を示す回路図である。
【図７】本発明に係る半導体集積回路装置に設けられる入力回路の更に他の一実施例を示す回路図である。
【図８】図７の入力回路に用いられるバイアス回路の一実施例を示す回路図である。
【図９】この発明に用いられるＰチャネルＭＯＳＦＥＴの一実施例を示す素子構造図である。
【図１０】この発明に用いられるＮチャネルＭＯＳＦＥＴの一実施例を示す素子構造図である。
【図１１】この発明が適用されるＳＳＲＡＭの一実施例を示すブロック図である。
【図１２】図１１のＳＳＲＡＭの動作の一例を説明するためのタイミング図である。
【図１３】この発明に先立って検討されたレール・ツー・レール回路の回路図である。
【図１４】従来の自己バイアス型のレール・ツー・レール回路の回路図である。
【符号の説明】
Ｑ１〜Ｑ３４…ＭＯＳＦＥＴ、ＩＮ，ＩＮＢ…入力端子、ＯＡ…出力増幅回路、ＶＢＧ…バイアス回路、
ＰＷＥＬ…Ｐ型ウェル、ＮＷＥＬ…Ｎ型ウェル、ＮＩＳＯ…分離領域、ＦＧ…ゲート電極、Ｐｓｕｂ…Ｐ型基板、
Ｓ１〜Ｓ１３…スイッチ、ＡＧ１，ＡＧ２…アドレスレジスタ、ＷＡＲ１１〜ＷＡＲ２２…書き込みアドレスレジスタ、ＳＥＬ…セレクタ、ＭＡＲＹ…メモリアレイ、ＳＬＧ…選択制御回路、ＣＭＰ１，ＣＭＰ２…コンパレータ、ＤＲＧ１，ＤＲＧ２…データレジスタ、ＯＲ０，ＯＲ１…出力レジスタ、ＩＢ…入力バッファ、ＯＢ…出力バッファ、ＡＤＢ…アドレスバッファ、ＣＯＢ…コントロールバッファ、ＣＫＢ…クロックバッファ。

Claims (18)

1. 一対の第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対と、該第１差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第１差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第１電流源ＭＯＳＦＥＴとを含む第１増幅部と、
   上記一対の第１入力端子にそれぞれゲートが接続され、上記第１導電型と異なる第２導電型の第２差動ＭＯＳＦＥＴ対と、該第２差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第２差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第２電流源ＭＯＳＦＥＴを含む第２増幅部と、
   上記第１差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第２導電型の第１ＭＯＳＦＥＴ対と、上記第２差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第１導電型の第２ＭＯＳＦＥＴ対と、
   第２導電型の第５ＭＯＳＦＥＴと第７ＭＯＳＦＥＴ及び第１導電型の第６ＭＯＳＦＥＴと第８ＭＯＳＦＥＴとを有し、
   上記第１差動ＭＯＳＦＥＴ対のドレインと上記第１ＭＯＳＦＥＴ対のドレインとが接続され、
   上記第２差動ＭＯＳＦＥＴ対のドレインと上記第２ＭＯＳＦＥＴ対のドレインとが接続され、
   上記第１ＭＯＳＦＥＴ対の一方と、上記第２ＭＯＳＦＥＴ対の一方との間に、上記第５ＭＯＳＦＥＴ及び上記第６ＭＯＳＦＥＴが直列に接続され、上記第５ＭＯＳＦＥＴと第６ＭＯＳＦＥＴの接続点が一方の出力とされ、
   上記第１ＭＯＳＦＥＴ対の他方と、上記第２ＭＯＳＦＥＴ対の他方との間に、上記第７ＭＯＳＦＥＴ及び上記第８ＭＯＳＦＥＴが直列に接続され、上記第７ＭＯＳＦＥＴと第８ＭＯＳＦＥＴの接続点が他方の出力とされた第１の回路と、
   一対の第２入力端子にそれぞれゲートが接続された第１導電型の第３差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第３差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第３電流源ＭＯＳＦＥＴを含む第３増幅部と、
   上記一対の第２入力端子にそれぞれゲートが接続された第２導電型の第４差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第４差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第４電流源ＭＯＳＦＥＴを含む第４増幅部と、
   上記第３差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第２導電型の第３ＭＯＳＦＥＴ対と、上記第４差動ＭＯＳＦＥＴ対のソース・ドレイン経路に接続された第１導電型の第４ＭＯＳＦＥＴ対と、
   第２導電型の第９ＭＯＳＦＥＴと第１１ＭＯＳＦＥＴ及び第１導電型の第１０ＭＯＳＦＥＴと第１２ＭＯＳＦＥＴとを有し、
   上記第３差動ＭＯＳＦＥＴ対のドレインと上記第３ＭＯＳＦＥＴ対のドレインとが接続され、
   上記第４差動ＭＯＳＦＥＴ対のドレインと上記第４ＭＯＳＦＥＴ対のドレインとが接続され、
   上記第３ＭＯＳＦＥＴ対の一方と、上記第４ＭＯＳＦＥＴ対の一方との間に、上記第９ＭＯＳＦＥＴ及び上記第１０ＭＯＳＦＥＴが直列に接続され、上記第９ＭＯＳＦＥＴと第１０ＭＯＳＦＥＴの接続点が一方の出力とされ、
   上記第３ＭＯＳＦＥＴ対の他方と、上記第４ＭＯＳＦＥＴ対の他方との間に、上記第１１ＭＯＳＦＥＴ及び上記第１２ＭＯＳＦＥＴが直列に接続され、上記第１１ＭＯＳＦＥＴと第１２ＭＯＳＦＥＴの接続点が他方の出力とされた第２の回路とを備え、
   上記第２の回路は、上記一方の出力と他方の出力、上記第３及び第４電流源ＭＯＳＦＥＴ、上記第３及び第４ＭＯＳＦＥＴ、第９ないし第１２ＭＯＳＦＥＴのゲートが共通接続されてバイアス電圧を形成し、
   上記第１の回路は、上記第１及び第２電流源ＭＯＳＦＥＴ、上記第１及び第２ＭＯＳＦＥＴ、第５ないし第８ＭＯＳＦＥＴに上記バイアス電圧が供給されてなることを特徴とする半導体集積回路装置。
2. 請求項１において、
   上記一対の第１入力端子には、互いに相補の一対の入力信号が供給され、
   上記一対の第２入力端子には、互いに相補の一対の入力信号が供給されてなることを特徴とする半導体集積回路装置。
3. 請求項１において、
   上記一対の第１入力端子には、一方の入力端子に入力信号が供給され、
   他方の入力端子には、前記入力信号レベルを判定する参照電圧が供給され、
   上記一対の第２入力端子には上記参照電圧が供給されてなることを特徴とする半導体集積回路装置。
4. 請求項１において、
   上記第１及び第２のＭＯＳＦＥＴ対及び上記第５ないし第８ＭＯＳＦＥＴのサイズは、上記第３及び第４のＭＯＳＦＥＴ対及び上記第９ないし第１２ＭＯＳＦＥＴと等しいことを特徴とする半導体集積回路装置。
5. 請求項１において、
   上記第１及び第２のＭＯＳＦＥＴ対及び上記第５ないし第８ＭＯＳＦＥＴのサイズは、上記第３及び第４のＭＯＳＦＥＴ対及び上記第９ないし第１２ＭＯＳＦＥＴのサイズよりも大きいことを特徴とする半導体集積回路装置。
6. 請求項１において、
   スタンバイモードと、
   上記スタンバイモードにおいて上記第１の回路と上記第２の回路とを互いに切り離す第１スイッチ回路と、
   上記第１ないし第４電流源ＭＯＳＦＥＴオフ状態にさせる第２スイッチ回路と、
   上記第１ないし第４ＭＯＳＦＥＴ対のゲートに電源電圧を供給する第３スイッチ回路とを更に有することを特徴とする半導体集積回路装置。
7. 請求項６において、
   上記スタンバイモードにおいて上記第１スイッチ回路により上記第１の回路と上記第２の回路とを互いに切り離し、
   上記スタンバイモードにおいて上記第２スイッチ回路により上記第１ないし第４電流源ＭＯＳＦＥＴをオフ状態にさせることを特徴とする半導体集積回路装置。
8. 一対の第１入力端子にそれぞれゲートが接続された第１導電型の第１差動ＭＯＳＦＥＴ対と、該第１差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第１差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第１電流源ＭＯＳＦＥＴを含む第１増幅部と、
   上記一対の第１入力端子にそれぞれゲートが接続された第２導電型の第２差動ＭＯＳＦＥＴ対と、該第２差動ＭＯＳＦＥＴ対の共通ソースに設けられて上記第２差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第２電流源ＭＯＳＦＥＴを含む第２増幅部と、
   上記第１差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第１ＭＯＳＦＥＴ対を含む第１出力部と、
   上記第２差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第２ＭＯＳＦＥＴ対を含む第２出力部と、
   上記第１出力部の第１ＭＯＳＦＥＴ対の一方と、上記第２出力部の第２ＭＯＳＦＥＴ対の一方との間に設けられ、第１出力端子に接続された、第２導電型の第５ＭＯＳＦＥＴ及び第１導電型の第６ＭＯＳＦＥＴと、
   上記第１出力部の第１ＭＯＳＦＥＴ対の他方と、上記第２出力部の第２ＭＯＳＦＥＴ対の他方との間に設けられ、第２出力端子に接続された、第２導電型の第７ＭＯＳＦＥＴ及び第１導電型の第８ＭＯＳＦＥＴとを具備して成り、
   上記第１増幅部の第１差動ＭＯＳＦＥＴ対のドレインと上記第１出力部の第１ＭＯＳＦＥＴ対のドレインとが接続され、
   上記第２増幅部の第２差動ＭＯＳＦＥＴ対のドレインと上記第２出力部の第２ＭＯＳＦＥＴ対のドレインとが接続され、
   上記第１電流源ＭＯＳＦＥＴは、上記第１差動ＭＯＳＦＥＴ対に比べてオン抵抗値が大きくなるように形成され、
   上記第２電流源ＭＯＳＦＥＴは、上記第２差動ＭＯＳＦＥＴ対に比べてオン抵抗値が大きくなるように形成されている特徴とする半導体集積回路装置。
9. 請求項８において、
   一対の第２入力端子にそれぞれゲートが接続された第１導電型の第３差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第３差動ＭＯＳＦＥＴ対の動作電流を形成する第１導電型の第３電流源ＭＯＳＦＥＴを含む第３増幅部と、
   上記一対の第２入力端子にそれぞれゲートが接続された第２導電型の第４差動ＭＯＳＦＥＴ対及びその共通ソースに設けられて上記第４差動ＭＯＳＦＥＴ対の動作電流を形成する第２導電型の第４電流源ＭＯＳＦＥＴを含む第４増幅部と、
   上記第３差動ＭＯＳＦＥＴ対に流れる電流を供給する第２導電型の第３ＭＯＳＦＥＴ対を含む第３出力部と、
   上記第４差動ＭＯＳＦＥＴ対に流れる電流を供給する第１導電型の第４ＭＯＳＦＥＴ対を含む第４出力部とを含むバイアス回路を更に備え、
   上記バイアス回路の出力は、上記第１ないし第４電流源ＭＯＳＦＥＴのゲート及び第１ないし第４ＭＯＳＦＥＴのゲートに供給してなることを特徴とする半導体集積回路装置。
10. 請求項９において、
    上記第５ないし第８ＭＯＳＦＥＴは、上記第１ないし第４ＭＯＳＦＥＴ対及び差動ＭＯＳＦＥＴ対に比べてゲート長が短く形成されていることを特徴とする半導体集積回路装置。
11. 第１の電圧に設定された第１電圧端子と、
    上記第１の電圧よりも高い電圧の第２の電圧に設定された第２電圧端子と、
    増幅回路とを具備して成り、
    上記増幅回路は、
    第１入力端子と、第２入力端子と、第１出力端子とを有する第１の回路と、
    第３入力端子と第４入力端子とを有する第２の回路とを含んで成り、
    上記第１の回路は、第１導電型の第１ないし第５のトランジスタと、上記第１導電型とは異なる第２導電型の第６ないし第１０のトランジスタと、第３の回路と、第４の回路とを含んで成り、
    上記第２の回路は、第１導電型の第１１ないし第１５のトランジスタと、上記第１導電型とは異なる第２導電型の第１６ないし第２０のトランジスタと、第５の回路と、第６の回路とを有して成り、
    上記第１のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
    上記第２のトランジスタは、上記第１入力端子に接続されたゲートと、上記第１のトランジスタのドレインに接続されたソースとを含んで成り、
    上記第３のトランジスタは、上記第１のトランジスタのドレインに接続されたソースを含んで成り、
    上記第４のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
    上記第５のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
    上記第６のトランジスタは、上記第１電圧端子に接続されたソースを含んで成り、
    上記第７のトランジスタは、上記第４のトランジスタのドレインに接続されたドレインと、上記第６のトランジスタのドレインに接続されたソースと、上記第１入力端子に接続されたゲートとを含んで成り、
    上記第８のトランジスタは、上記第５のトランジスタのドレインに接続されたドレインと、上記第６のトランジスタのドレインに接続されたソースと、上記第２入力端子に接続されたゲートとを含んで成り、
    上記第９のトランジスタは、上記第２のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
    上記第１０のトランジスタは、上記第３のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
    上記第３の回路は、上記第４のトランジスタのドレインと上記第９のトランジスタのドレインとの間の電流経路と、上記第１出力端子に接続された出力端子とを含んで成り、
    上記第４の回路は、上記第５のトランジスタのドレインと上記第１０のトランジスタのドレインとの間の電流経路を含んで成り、
    上記第１１のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
    上記第１２のトランジスタは、上記第３入力端子に接続されたゲートと、上記第１１のトランジスタのドレインに接続されたソースとを含んで成り、
    上記第１３のトランジスタは、上記第１１のトランジスタのドレインに接続されたソースを含んで成り、
    上記第１４のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
    上記第１５のトランジスタは、上記第２電圧端子に接続されたソースを含んで成り、
    上記第１６のトランジスタは、上記第１電圧端子に接続されたソースを含んで成り、
    上記第１７のトランジスタは、上記第１４のトランジスタのドレインに接続されたドレインと、上記第１６のトランジスタのドレインに接続されたソースと、上記第３入力端子に接続されたゲートとを含んで成り、
    記第１８のトランジスタは、上記第１５のトランジスタのドレインに接続されたドレインと、上記第１６のトランジスタのドレインに接続されたソースと、上記第４入力端子に接続されたゲートとを含んで成り、
    上記第１９のトランジスタは、上記第１２のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
    上記第２０のトランジスタは、上記第１３のトランジスタのドレインに接続されたドレインと、上記第１電圧端子に接続されたソースとを含んで成り、
    上記第５の回路は、上記第１４のトランジスタのドレインと上記第１９のトランジスタのドレインとの間の電流経路と、出力端子とを含んで成り、
    上記第６の回路は、上記第１５のトランジスタのドレインと上記第２０のトランジスタのドレインとの間の電流経路と、出力端子とを含んで成り、
    上記第３の回路の電流経路は、第１導電型の第２１のトランジスタと第２導電型の第２２のトランジスタの直列回路からなり、上記第２１のトランジスタと第２２のトランジスタの接続点が上記第１出力端子に接続され、
    上記第４の回路の電流経路は、第１導電型の第２３のトランジスタと第２導電型の第２４のトランジスタの直列回路からなり、
    上記第５の回路の電流経路は、第１導電型の第２５のトランジスタと第２導電型の第２６のトランジスタの直列回路からなり、上記第２５のトランジスタと第２６のトランジスタの接続点が上記出力端子に接続され、
    上記第６の回路の電流経路は、第１導電型の第２７のトランジスタと第２導電型の第２８のトランジスタの直列回路からなり、上記第２７のトランジスタと第２８のトランジスタの接続点が上記出力端子に接続され、
    上記第４、第５、第９、第１０、第１４、第１５、第１９、第２０及び第２１ないし第２８のトランジスタのゲートは、前記第５及び第６の回路の出力端子と接続されていることを特徴とする半導体装置。
12. 請求項１１において、
    上記第１及び第１１のトランジスタのゲートは、スイッチを介して上記第２電圧端子に接続され、
    上記第６及び第１６のトランジスタのゲートは、スイッチを介して上記第１電圧端子に接続されていることを特徴とする半導体装置。
13. 請求項１１において、
    上記第１の電圧は接地電位であり、
    上記第２の電圧は電源電圧であることを特徴とする半導体装置。
14. 請求項１１において、
    上記第１入力端子には、第１の信号が入力され、
    上記第２入力端子には、上記第１の信号の相補の信号に使用される第２の信号が入力され、
    上記第３入力端子には、上記第１の信号が入力され、
    上記第４入力端子には、上記第２の信号が入力されることを特徴とする半導体装置。
15. 請求項１１において、
    上記第１入力端子には、第１の信号が入力され、
    上記第２ないし第４入力端子には、参照電圧が入力されることを特徴とする半導体装置。
16. 請求項１１において、
    上記第１ないし第１０のトランジスタは、上記第１１ないし２０のトランジスタのサイズと略同じサイズのトランジスタであることを特徴とする半導体装置。
17. 請求項１１において、
    上記第１ないし第１０のトランジスタは、上記第１１ないし２０のトランジスタのサイズよりも大きいサイズのトランジスタであることを特徴とする半導体装置。
18. 請求項１１において、
    上記第１導電型はＰ導電型であり、
    上記第２導電型はＮ導電型であり、
    上記第１ないし第５及び上記第１１ないし第１５のトランジスタはそれぞれＰ導電型のＭＯＳＦＥＴであり、
    上記第６ないし第１０及び上記第１６ないし第２０のトランジスタはそれぞれＮ導電型のＭＯＳＦＥＴであることを特徴とする半導体装置。

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