JPH03232277A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03232277A JPH03232277A JP2914890A JP2914890A JPH03232277A JP H03232277 A JPH03232277 A JP H03232277A JP 2914890 A JP2914890 A JP 2914890A JP 2914890 A JP2914890 A JP 2914890A JP H03232277 A JPH03232277 A JP H03232277A
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- Pending
Links
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Landscapes
- Measuring Fluid Pressure (AREA)
- Pressure Sensors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に被エツチ
ング層を精度よくエツチングするための半導体装置の製
造方法に関する。
ング層を精度よくエツチングするための半導体装置の製
造方法に関する。
従来のＳｉ基板のエツチング方法としてはドライエツチ
ング方法やウェットエツチング方法があり、これらのエ
ツチング方法によるエツチング量は一般にｌｌ１ｆｆｉ
以下のものが多い。しかし、圧力素子と呼ばれるダイヤ
フラム構造を持つ素子においては、上記エツチング量は
１００〜２００μｍとなる。以下、第２Ａ図ないし第２
Ｆ図を用いてダイヤフラム構造を有する半導体素子の従
来の製造方法について説明する。
ング方法やウェットエツチング方法があり、これらのエ
ツチング方法によるエツチング量は一般にｌｌ１ｆｆｉ
以下のものが多い。しかし、圧力素子と呼ばれるダイヤ
フラム構造を持つ素子においては、上記エツチング量は
１００〜２００μｍとなる。以下、第２Ａ図ないし第２
Ｆ図を用いてダイヤフラム構造を有する半導体素子の従
来の製造方法について説明する。
第２Ａ図に示すようにＳｉ基板１に素子領域２を形成す
る。次に第２Ｂ図に示すように、Ｓｉ基板１の表面に表
面保護膜３を形成した後、Ｓｉ基板１の裏面を研摩除去
する。この研摩除去によりＳｉ基板１の裏面は数１１０
０Ｉｉ程度除去される。
る。次に第２Ｂ図に示すように、Ｓｉ基板１の表面に表
面保護膜３を形成した後、Ｓｉ基板１の裏面を研摩除去
する。この研摩除去によりＳｉ基板１の裏面は数１１０
０Ｉｉ程度除去される。
このとき表面保護膜３によりＳｉ基板１の表面は保護さ
れ、研摩されない。
れ、研摩されない。
次に、第２Ｃ図に示すように、Ｓｉ基板１の裏面にマス
ク材料４（プラズマ酸化膜、プラズマ窒化膜）を形成す
る。そして、マスク材料４に写真製版によりパターニン
グを施し、第２Ｄ図に示すようにマスクパターン５を形
成する。
ク材料４（プラズマ酸化膜、プラズマ窒化膜）を形成す
る。そして、マスク材料４に写真製版によりパターニン
グを施し、第２Ｄ図に示すようにマスクパターン５を形
成する。
次に、Ｓｉ基板１を濃度２０ｗｔ％程度、数１θ℃の水
酸化カリウム（Ｋ ＯＨ）溶液に浸してウェットエッチ
ングを施す。このとき、マスクパターン５をマスクとし
て、Ｓｉ基板１がエツチングされ、第２Ｅ図に示すよう
にダイヤフラム部６が形成される。Ｓｉ基板１の表面は
表面保護膜３により覆われているのでエツチングされる
ことはない。
酸化カリウム（Ｋ ＯＨ）溶液に浸してウェットエッチ
ングを施す。このとき、マスクパターン５をマスクとし
て、Ｓｉ基板１がエツチングされ、第２Ｅ図に示すよう
にダイヤフラム部６が形成される。Ｓｉ基板１の表面は
表面保護膜３により覆われているのでエツチングされる
ことはない。
次に、表面保護！Ｉ３及びマスクパターン５を除去する
と、第２Ｆ図に示すようにダイヤフラム構造を有する半
導体素子が形成される。ダイヤフラム部６の厚さＸは約
３０μｍ１その平面の縦横の幅ハ約５ ｒｒｆｆｉ、Ｓ
ｉ基板１の厚さＹは２ｏＯ〜３００ヌ■である。
と、第２Ｆ図に示すようにダイヤフラム構造を有する半
導体素子が形成される。ダイヤフラム部６の厚さＸは約
３０μｍ１その平面の縦横の幅ハ約５ ｒｒｆｆｉ、Ｓ
ｉ基板１の厚さＹは２ｏＯ〜３００ヌ■である。
従来の半導体素子の製造は上記のような工程で行われ、
Ｓｉ基板１のエツチングにＫＯＨ溶液が用いられている
。このＫＯＨ溶液のエツチングレートは１．０〜３．Ｃ
＋＋ｍ／ｗｌｎであり、２ＣＩＯ〜３００Ｉ近くエツチ
ングするにはかなりの時間を要する。また、ＫＯＩ（溶
液は強アルカリ溶液であり粘度が高く、濃度の均一性が
悪い。これらが原因でダイヤフラム部６の表面６ａの仕
上がり精度の均一性が悪くなり、その結果、ダイヤフラ
ム部６の厚さが不均一になるという問題点があった。
Ｓｉ基板１のエツチングにＫＯＨ溶液が用いられている
。このＫＯＨ溶液のエツチングレートは１．０〜３．Ｃ
＋＋ｍ／ｗｌｎであり、２ＣＩＯ〜３００Ｉ近くエツチ
ングするにはかなりの時間を要する。また、ＫＯＩ（溶
液は強アルカリ溶液であり粘度が高く、濃度の均一性が
悪い。これらが原因でダイヤフラム部６の表面６ａの仕
上がり精度の均一性が悪くなり、その結果、ダイヤフラ
ム部６の厚さが不均一になるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、被エツチング表面の仕上がり精度を均一にし
、エツチング後の被エツチング層の厚さを均一にするこ
とができる半導体装置の製造方法を得ることを目的とす
る。
たもので、被エツチング表面の仕上がり精度を均一にし
、エツチング後の被エツチング層の厚さを均一にするこ
とができる半導体装置の製造方法を得ることを目的とす
る。
この発明に係る半導体装置の製造方法は、被エツチング
層を準備する工程と、前記被エツチング層に陽極化成法
を施した後、熱処理をすることにより前記被エツチング
層内の所定位置にエツチング阻止領域を形成する工程と
、前記被エツチング層の前記エツチング阻止領域までエ
ツチングを施す工程とを備えている。
層を準備する工程と、前記被エツチング層に陽極化成法
を施した後、熱処理をすることにより前記被エツチング
層内の所定位置にエツチング阻止領域を形成する工程と
、前記被エツチング層の前記エツチング阻止領域までエ
ツチングを施す工程とを備えている。
この発明においては被エツチング層内の所定位置にエツ
チング阻止領域を設けるようにしたので、被エツチング
層にエツチングを施した場合、エツチングはエツチング
阻止領域で停止する。
チング阻止領域を設けるようにしたので、被エツチング
層にエツチングを施した場合、エツチングはエツチング
阻止領域で停止する。
第１Ａ図ないし第１Ｇ図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図である。
製造方法の一実施例を示す断面工程図である。
まず、Ｐ型Ｓｉ基板１上に拡散法によりｎ 型領域１０
及び素子領域２を形成する。このｎ 型領域１０の厚さ
は後に述べるダイヤフラム部６の厚さに影響を及ぼすの
でダイヤフラム部６の厚さを考慮して精度よく形成する
必要がある。
及び素子領域２を形成する。このｎ 型領域１０の厚さ
は後に述べるダイヤフラム部６の厚さに影響を及ぼすの
でダイヤフラム部６の厚さを考慮して精度よく形成する
必要がある。
次に、第１Ｂ図に示すようにＳｉ基板１の裏面に耐フツ
酸性保護１１＊１１を塗布する。その後ＳＬ基板１をフ
ッ酸水溶液に浸しＳｉ基板１８を陽極として電気分解す
る（陽極化成法）。すると、Ｓｉ基板１は全体として結
晶性が残った状態で大きさが数＋ロー程度の無数の微小
孔を含むポーラス（多孔質）シリコン１２ａとなる。多
孔質化の速度はｎ型領域の方がｎ型領域よりも極端に遅
いため、ｎ型領域２，１０にはポーラスシリコン１２ａ
は形成されない。そのため、ポーラスシリコン１２ａは
第１ｃ図に示すようにｎ″″型領域１０の周辺部に形成
される。
酸性保護１１＊１１を塗布する。その後ＳＬ基板１をフ
ッ酸水溶液に浸しＳｉ基板１８を陽極として電気分解す
る（陽極化成法）。すると、Ｓｉ基板１は全体として結
晶性が残った状態で大きさが数＋ロー程度の無数の微小
孔を含むポーラス（多孔質）シリコン１２ａとなる。多
孔質化の速度はｎ型領域の方がｎ型領域よりも極端に遅
いため、ｎ型領域２，１０にはポーラスシリコン１２ａ
は形成されない。そのため、ポーラスシリコン１２ａは
第１ｃ図に示すようにｎ″″型領域１０の周辺部に形成
される。
次に耐フツ酸性保護膜１を除去し、熱酸化を施すと、ポ
ーラスシリコン１２ａは第１Ｄ図に示すようにＳ ｉＯ
２（酸化膜）１２ｂとなる。これによりｎ 型領域１０
が酸化膜１２ｂにより囲まれる。
ーラスシリコン１２ａは第１Ｄ図に示すようにＳ ｉＯ
２（酸化膜）１２ｂとなる。これによりｎ 型領域１０
が酸化膜１２ｂにより囲まれる。
次に従来と同様、第１Ｅ図に示すようにＳｉ基板１の裏
面にマスクパターン５を形成し、ＫＯＨ溶液に浸してウ
ェットエツチングを施す。そして従来と同様、第１Ｆ図
に示すように、Ｓｉ基板１がエツチングされダイヤプラ
ム部６が形成される。
面にマスクパターン５を形成し、ＫＯＨ溶液に浸してウ
ェットエツチングを施す。そして従来と同様、第１Ｆ図
に示すように、Ｓｉ基板１がエツチングされダイヤプラ
ム部６が形成される。
Ｓ ｉＯ２とＳｉのＫＯＨ溶液に対するエツチングレー
トの比が１：５０程度と高い。従って、酸化膜１２ｂは
ＫＯＨ溶液によりほとんどエツチングされないことにな
り、エツチングは酸化膜１２ｂ部分で止まる。そして、
マスクパターン５を除去して第１Ｇ図のような構造を有
する半導体素子を得る。エツチング時間を長めに設定し
ておけば、ダイヤフラム部６の表面６ａの仕上り精度が
均一になり、その結果ダイヤフラム部６の厚さが均一に
なる。このようにして形成された半導体素子のダイヤフ
ラム部６に圧力を加えると、この圧力が電気信号に変換
され、ｎ＋型領領域２介して外部に取出される。なお、
酸化膜１２ｂが新たに形成されても上記半導体素子の機
能は害されない。
トの比が１：５０程度と高い。従って、酸化膜１２ｂは
ＫＯＨ溶液によりほとんどエツチングされないことにな
り、エツチングは酸化膜１２ｂ部分で止まる。そして、
マスクパターン５を除去して第１Ｇ図のような構造を有
する半導体素子を得る。エツチング時間を長めに設定し
ておけば、ダイヤフラム部６の表面６ａの仕上り精度が
均一になり、その結果ダイヤフラム部６の厚さが均一に
なる。このようにして形成された半導体素子のダイヤフ
ラム部６に圧力を加えると、この圧力が電気信号に変換
され、ｎ＋型領領域２介して外部に取出される。なお、
酸化膜１２ｂが新たに形成されても上記半導体素子の機
能は害されない。
なお、Ｓｉ基板１のエツチング部の結晶方向が（１１１
）であればＳｉ基板１のサイドエツチングはほとんど生
じないことが経験的に知られている。
）であればＳｉ基板１のサイドエツチングはほとんど生
じないことが経験的に知られている。
そのため、エツチング時間を長めに設定してもダイヤフ
ラム部６の形状が変化することはない。
ラム部６の形状が変化することはない。
なお、上記実施例ではダイヤフラム部６を形成する場合
について説明したが、この発明は被エツチング層を精度
よくエツチングしたい場合すべてに適用できる。
について説明したが、この発明は被エツチング層を精度
よくエツチングしたい場合すべてに適用できる。
以上のようにこの発明によれば、被エツチング層に陽極
化成法を施した後、熱処理することにより被エツチング
層内の所定位置にエツチング阻止領域を設けるようにし
たので、被エツチング層にエツチングを施した場合、エ
ツチングはエツチング阻−止領域で停止する。その結果
、被エツチング層を精度よく均一にエツチングで−きる
という効果がある。
化成法を施した後、熱処理することにより被エツチング
層内の所定位置にエツチング阻止領域を設けるようにし
たので、被エツチング層にエツチングを施した場合、エ
ツチングはエツチング阻−止領域で停止する。その結果
、被エツチング層を精度よく均一にエツチングで−きる
という効果がある。
第１Ａ図ないし第１Ｇ図はこの発明に係る半導体装置の
製造方法の一実施例を示す断面工程図、第２Ａ図ないし
第２Ｆ図は従来の半導体装置の製造方法を示す断面工程
図である。 図において、１はＳｉ基板、１２ａはポーラスシリコン
、１２ｂは酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
製造方法の一実施例を示す断面工程図、第２Ａ図ないし
第２Ｆ図は従来の半導体装置の製造方法を示す断面工程
図である。 図において、１はＳｉ基板、１２ａはポーラスシリコン
、１２ｂは酸化膜である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）被エッチング層を準備する工程と、 前記被エッチング層に陽極化成法を施した後、熱処理を
することにより前記被エッチング層内の所定位置にエッ
チング阻止領域を形成する工程と前記被エッチング層の
前記エッチング阻止領域までエッチングを施す工程とを
備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914890A JPH03232277A (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2914890A JPH03232277A (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03232277A true JPH03232277A (ja) | 1991-10-16 |
Family
ID=12268177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2914890A Pending JPH03232277A (ja) | 1990-02-07 | 1990-02-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03232277A (ja) |
-
1990
- 1990-02-07 JP JP2914890A patent/JPH03232277A/ja active Pending
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