JPH03218577A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、グラフィック画像データの編集に用いられる
画像処理装置に関するものである。

〔従来の技術〕

メモリ等から読み込んだ第１画像データをグラフィック
画面の任意の位置に表示させる処理は、従来よりソフト
ウエア１−，よって行われていた。第１１図に画像デー
タ合成処理のフローチャートを示す。まずメモリ等に格
納された任意の第１画像データを、一回の処理単位であ
る転送データ長ごとに順次読み込んで（ｓｔｅｐｌ）、
この第１画像データをビット単位でシフトする（ｓｔｅ
ｐ２）。ここでビットシフト処理を行う必要があるのは
、グラフィック画面上の所望の位置に表示するために、
ビット単位の調整が必要だからである。

このビットシフトした第１画像データをグラフィック画
面に対応したグラフィック表示記憶装置（以下ＶＲＡＭ
という）の任意の位置に書き込むが、この書き込みは転
送データ長ごとに行われるため、第１画像データの前後
に不要データが含まれる場合がある。その部分はＶＲＡ
Ｍの書き込み位置に既に格納されている第２画像データ
の対応部分と置き換える必要がある。そこで、書き込み
位置の第２画像データを事前に読み込んで（ｓｔｅｐ３
）、第１画像データとの部分的な置き換えを行った上で
（ｓ　ｔ　ｅｐ４）　、置き換え後の第１画像データを
ＶＲＡＭに書き込む（ｓｔｅｐ５）。

そして、メモリ等から第１画像データをすべて読み込む
までこれらの処理を繰り返す（ｓｔｅｐ６）。すべての
第１画像データが書き込まれた後に、このＶＲＡＭの画
像データをグラフィック画面に表示させる（ｓｔｅｐ７
）。

従来はこのようなソフト処理はすべて中央演算処理装置
（以下ＣＰＵという）の指令によって行われていた。

〔発明か解決しようとする課題〕

このようなソフトウエアによる画像データ合成処理は、
処理の間中ＣＰＵが専有されてしまい問題であった。特
に、ＣＰＵかビット操作処理に費やす時間が長かった。

そのため、ソフトウエアで対応していたデータのビット
シフト処理およびビットマスク生成処理を改善し、ＣＰ
Ｕの負荷を軽減させることが課題となっていた。本発明
はこのような課題を解決し、画像データ合成動作をより
声速に動作させてＣＰＵの負荷を軽減させることにある
。

〔課題を解決するための手段〕

上記課題を解決するために、本発明の画像処理装置は、
第２画像データと置き換えるために第１画像データを水
平方向にビット単位でシフト処理する画像データシフト
回路部と、画像データシフト回路部から転送された第１
画像データを、第２記憶装置から読み出した第２画像デ
ータと置き換えて、第２記憶装置の第２画像データが格
納されていた領域に格納する画像データ合成回路部と、
第１記憶装置に格納された第１画像データを読み出して
画像データシフト回路部と画像データ合成回路部でそれ
ぞれデータ処理して第２記憶装置に格納するよう指令を
出す制御装置とから構成されている。

〔作用〕

本発明の構成によれば、制御装置の指令によって第１記
憶装置から第１画像データが読み出されて画像データシ
フト回路部に転送される。画像データシフト回路部では
、第１画像データを水平方向にビット単位でシフト処理
する。シフト処理された第１画像データはデータ合成部
に転送され、制御装置の指令で第２記憶装置から読み出
された第２画像データと合成される。合成された画像デ
ータは制御装置の指令で第２記憶装置に格納される。

〔実施例〕

第１図は、本発明の一実施例を示す画像処理装置の構成
図である。この画像処理装置は第１画像データか格納さ
れた画像データメモリ装置１００と、第２画像データの
格納されたＶＲＡＭＩ　１　０と、第２画像データと置
き換えるために第１画像データの水平方向の調整を行う
画像データシフト回路部１２０と、第１画像データを第
２画像デ−夕と置き換えてＶＲＡＭＩ　１　０に格納す
る画像データ合成回路部１４０と、画像データシフト回
路部１２０と画像データ合成回路部１４０のデータ処理
を制御するＣＰＵ１６０とから構成されている。画像デ
ータシフト回路部１２０には第１画像データを必要ビッ
ト数だけ終端方向にシフトするビットシフト部１２１と
、ビットシフト回路部のビットシフト処理を制御するビ
ット制御回路１３１と、画像データ合成回路部１４０と
に転送するシフトビット数の情報が格納されたシフトビ
ット格納部１３２および遅延素子１３３とが備えられて
いる。また、画像データ合成回路部１４０には第１画像
データをＶＲＡＭＩ　１　０に書き込むデータ合成部１
４１と、マスクパターンを生成してデータ合成部１４１
に転送するマスク生成部１５１とが備えられている。そ
して、ビットシフト部１２］にはローテーション回路１
２２、第１ラッチ回路１２３、第２ラッチ回路１２４、
セレクタ回路１２５が備えられ、データ合成部１４１に
は合成回路１４２と第３ラッチ回路１４３が備えられ、
マスク生成部１５１にはマスク生成回路１５２と演算回
路１５３が備えられている。

次に、本実施例の処理の概要について、第２図を用いて
説明する。第２図のディスプレイ画面１９０は処理開始
前の映像である。そして、ディスプレイ画面１９８は処
理終了後の映像である。

本実施例の操作としては、まずユーザが蝶の左上のポイ
ントと右下のポイントをマウス等でクリックして画像デ
ータ１９１ｂを指定する。次に移動先の画像データ１９
２ｂをマウス等で指定することによって、ディスプレイ
画面１９０の左上を飛んでいる蝶を、右下の花の間に移
動させることができる。この移動処理を具体的に説明す
ると、画像データメモリ装置１００に格納されている画
像データ１９１が読み出されてビットシフト部１２１に
転送される。ビットシフト部１２１では、蝶の絵か画像
データ１９２の花の絵の間に来るように、画像データ１
９３を右にシフトさせて画像データ１９４を作成する。

このように作成された画像データ１９４はデータ合成部
１４１に転送される。データ合成部１４１ては、マスク
生成部１５１で生成されたマスクパターン１９５を用い
て、ＶＲＡＭＩ　ＩＣｌから読み出された画像データ１
９６と合成する。この合成処理によって画像データ１９
７が作成される。この画像データ１９７をＶＲＡＭＩ　
１　０の画像データ１９２が格納されていた位置に書き
込むことにより、蝶が花の間に移動したディスプレイ画
面１９８が作成される。

ここで画像データメモリ装置１００から読み出したいデ
ータは画像データ１９ｌｂの画像データだけであるか、
画像データメモリ装置１００のデータアクセスは転送デ
ータ長単位で行われるので、転送データ長単位で区切ら
れた画像データ１９１全体を読み出す必要がある。また
、ＶＲＡＭ１１０に格納したい領域は画像データ１９２
ｂだけてあるか、ＶＲＡＭＩ　１　０のデータアクセス
も転送データ単位で行われるので、転送データ長単位で
区切られた画像データ１９２として書き込まなｌナれば
ならない。そこで、画像データ］９】を画像データ１９
２の位置に書き込むことによって、蝶の絵（画像データ
１　９　１　ｂ）を花の絵の間（画像データ１９２ｂ）
に移動させる処理を実現させた。

ところで、前述したシフト処理および合成処理はシフト
ビット格納部１３２に格納された先頭ビット数情報（Ｄ
ＢＡ）、格納ポインタ情報（ＳＢＡ）および転送ビット
長情報（ＢＬＥＮ）に基づいて行われる。ここで先頭ビ
ット数情報（Ｄ　Ｂ　Ａ）は画像データ１９２ａのビッ
ト数で、蝶の絵を花の絵の間に移動させるための先頭位
置を決定する情報である。また格納ポインタ情報（ＳＢ
Ａ）は画像データ１９１ａのビット数で、画像．データ
１９１の先頭位置からユーザの指定した蝶の入った領域
までの長さの情報である。さらに転送ビット長情報（Ｂ
ＬＥＮ）はユーザの指定した蝶の入った領域の横幅の情
報である。

次に、第１図に戻って、本実施例の処理の詳細な概要に
ついて説明する。まず、ＣＰＵ１６０の指令によって、
第１画像データをＶＲＡＭＩ　１　０に書き込むために
必要な初期データである先頭ビット数、格納ポインタお
よび転送ビット長などの情報がシフトビット格納部１３
２に入力される。

そして、画像データシフト回路部１２０および画像デー
タ合成回路部１４０ではこれらの初期データに基づいて
処理が開始される。ＣＰＵ１６０による処理開始の指令
によって、画像データメモリ装置１００に格納された第
１画像データが転送データ長ごとに読み込まれて、画像
データシフト回路部１２０に転送される。この画像デー
タメモリ装置１００からの読込み処理は第１画像データ
の読込みがすべて終了するまで連続して行われる。

画像データシフト回路部１２０に転送された第１画像デ
ータ１７１はまずローテーション回路１２２に与えられ
る。ローテーション回路１２２にはビット制御回路１３
１よりローテーション数が与えられ、ローテーション数
分のローテーション処理が行われる。このローテーショ
ン数はシフトビット格納部１３２に格納された先頭ビッ
ト数情報（ＤＢＡ）と格納ポインタ情報（ＳＢＡ）をビ
ット制＃回路１３１が読み込んで決定する。ロ−テーシ
ョンされた第１画像データ１７２は第１ラッチ回路１２
３に転送される。第１ラッチ回路１２３では、クロック
端子１８０から印加される第１２ロック信号が遅延素子
１３３を通して与えられると、第２ラッチ回路１２４お
よびセレクタ回路１２５の両方に第１画像データ１７３
が転送される。第２ラッチ回路１２４に転送された第１
画像データ１７３は、次の第１クロック信号によってセ
レクタ回路１２５に転送される。セレクタ回路１２５で
は、第１ラッチ回路１２３および第２ラッチ回路１２４
から転送された２つの第１画像データ１７３、１７４を
ビット単位で合成して画像データ合成回路部１４０に転
送する。なお、ここでの合成処理は後述する。転送され
た第１画像データ１７５は合成回路１４２に与えられる
。

合成回路１４２には第１画像データ１７５の他に、第３
ラッチ回路１４３に格納された第２画像データ１７６か
与えられる。この第２画像データ１７６はこれから書き
込みを行うＶＲＡＭＩ　１　０の所望のアドレスに格納
された第２画像データ１７７をクロック端子１８１から
印加される第２クロック信号のタイミングで第３ラッチ
回路１４３に転送したものである。そして第１画像デー
タ１７５、第２画像データ１７６は、マスク生成回路１
５２で生成されるマスク情報に基づいて合成回路１４２
で置き換えられる。このように合成回路１４２で置き換
えられた第１画像データ１７８は、第２画像データ１７
７が格納されていたＶＲＡＭ１１　０の同一アドレスに
上書きされる。

次に、マスク生成回路１５２の動作を第３図の回路図を
用いて説明する。マスク生成回路１５２はレジスタＡ２
０１、レジスタＢ２０２、状態発生回路２０３および１
６個のセレクタ回路２０４〜２０８から構成される。シ
フトビット格納部１３２に格納された先頭ビット数情報
（ＤＢＡ）、格納ポインタ情報（ＳＢＡ）および転送ビ
ット長情報（ＢＬＥＮ）が演算回路１５３に入力され、
ビットマスク信号を作成するためのマスクパターンか生
成される。生成された各マスクパターンがマスク生成回
路１５２のレジスタＡ２０１およびレジスタＢ２０２に
与えられ、１６個のセレクタ回路２０４〜２０８に転送
される。各セレクタ回路には入力端子Ａ−Ｅ，Ｓがあり
、入力端子ＡにはレジスタＡ２０１から、入力端子Ｂに
はレジスタＢ２０２からマスクパターンが入力される。

また、入力端子Ｓには状態発生回路２０３からマスクパ
ターン選択のデータが入力される。入力端子Ｓは図中で
は１本の信号線で表現しているが実際には複数本の信号
線から構成されている。さらに入力端子Ｃにはレジスタ
Ａ２０１とレジスタＢ２０２に格納されたマスクパター
ンのビットごとの論理積が入力され、入力端子Ｄには＋
５ｖの電源端子が、入力端子ＥにはＧＮＤがそれぞれ接
続されている。そして各セレクタ回路では、状態発生回
路２０３からの指示に基づいて入力端子Ａ〜Ｅに入力さ
れるマスクパターンＡ−Ｅから選択して、合成回路１４
２に転送する。

次に、第４図〜第７図を用いて、各回路でのデータ処理
について説明する。この例は、１６ビットの転送データ
長で読み込まれる第１画像データをＶＲＡＭＩ　１　０
の所望のアドレスの第７ビット目から連続して１９ビッ
ト書き込んだ場合の処理である。

第４図（ａ）〜（Ｃ）は、ローテーション回路１２２で
の第１画像データ１７０のローテーション処理の概念図
である。シフトビット格納部１３２の先頭ビット数情報
（ＤＢＡ）には「７」が、画像データ３０２にはｒ０１
１００１０００１０１１１０１」の２進データが格納さ
れている。

ローテーンヨン回路１２２では７ビット右回転のローテ
ーションが行われ、その結果、画像データ３０３は下位
９ビットと上位７ビット（データの左端から下位ビット
、右端から上位ビットとする）が入れ替りｒｌ０１１１
０１０１１００１０００Ｊの２進データとなる。

第５図（ａ）〜（ｇ）は、画像データシフト回路部１２
０てのデータの合成を示す概念図である。

画像データ４０２にはデータｒａｂｃｄＪが格納されて
いる。ここでｒａＪと「ｃ」は９ビットのデータを、ｒ
ｂＪとｒｄＪは７ビットのデータを示す。したがって画
像データ４０２は全体で３２ビットの長さのデータとな
る。画像データシフト回路部１２０に転送される１回の
転送データ長は１６ビットなので、この画像データ４０
２は２回に分けてローテーション回路１２２に転送され
る。

先頭ビット数情報（ＤＢＡ）には「７」が格納されてい
るので、これらの画像データ４０２は７ビットの右回転
ローテーションが行われ、画像データ４０３に示すデー
タｊｂａｄｃＪとなる。このデータが第１ラッチ回路１
２３、第２ラッチ回路１２４に第１クロック信号のタイ
ミングで転送される。このときの第２ラッチ回路１２４
には、１クロック前に第１ラッチ回路１２３が格納して
いたデータが転送され、第１ラッチ回路１２３にはロー
テーション回路１２２の画像データが転送される。これ
らのラッチ回路ではデータ格納の誤動作を発生させない
ために、遅延素子１３３を用いて第１ラッチ回路１２３
への転送のタイミングを約２ｎｓ遅らせている。このよ
うにして第１ラッチ回路１２３、第２ラッチ回路１２４
に格納された画像データは、次にセレクタ回路１２５で
合成される。セレクタ回路１２５には画像データ４０４
、４０５の内どちらのデータを選択するかのビット単位
の情報がビット制御回路１３１から入力され、画像デー
タ４０４、４０５の中の斜線で示したデータが選択され
て、画像データ４０７が作成される。この画像データ４
０７に示す「ｂａ　ｂ　ｃ　ｄ　ｃｌが画像データ合成
回路部１４０に転送される。

第６図（ａ）〜（ｇ）は、マスク生成回路１５２でのビ
ットマスク信号の生成を示す概念図である。ビットマス
ク信号は幾つかのマスクパターンを並べたパターン列か
ら構成されている。

マスクパターンＡ５０２はパターン列の末尾部分のマス
クパターンである。下位１０ビットに「１」が、上位６
ビットに「０」が詰められており、このマスクパターン
Ａ５０２を用いれば、下位１０ビットに第１画像データ
１７５を、上位６ビットに第２画像データ１７６を組み
込んで合成することができる。このマスクパターンＡ５
０２は演算回路１５３で次のように形成される。演算回
路１５３には、シフトビット格納部１３２に格納された
先頭ビット数情報（ＤＢＡ）と転送ビット長（ＢＬＥＮ
）が与えられる。この例では先頭ビット数情報（ＤＢＡ
）が「７」、転送ビット長（ＢＬＥＮ）か「１９」なの
で、演算回路１５３はＣＰＵ１６０の指令により、この
情報に基づいて先頭から７ビットシフトした位置から１
９ビットの長さの第１画像データをＶＲＡＭＩ　１　０
に格納できるマスクパターンを形成する。

次に、マスクパターン８５０３はパターン列の先頭部分
のマスクパターンである。下位７ビットに「０」が、上
位９ビットに「１」が詰められおり、このマスクパター
ン８５０３を用いれば、下位７ビットに第２画像データ
１７６を、上位９ビットに第１画像データ１７５を組み
込んで合成することができる。

マスクパターンＣ５０４はデータ長が１６ビット以下の
画像データに使用するマスクパターンで、１つのマスク
パターンでビットマスク信号を構成する。この場合には
、先頭部分と末尾部分とがマスクパターンの前後に備わ
るため、マスクパターンＡ５０２とマスクパターンＢ５
０３のビットごとの論理積を取っている。したがって、
第７ビット目から３ビットが「１」で、それ以外のビッ
トは「０」にしている。

マスクパターンＤ５０５は第１画像データのみを選択す
るためのマスクパターンで、＋５Ｖの電源端子と接続し
て全ビットに「１」を詰めている。

マスクパターンＥ５０６は第２画像データのみを選択す
るためのマスクパターンで、ＧＮＤと接続して全ビット
に「０」を詰めている。

状態発生回路２０３の指示により、これらのマスクパタ
ーンの中からマスクパターンＢ５０３、マスクパターン
Ａ５０２、マスクパターンＥ５０６が順に選択されて、
ビットマスク信号５０７が生成される。

第７図（ａ）〜（ｅ）は、合成回路１４２でのデータの
合成を示す概念図である。画像データ合成回路部１４０
に転送された第１画像データ６０２と、第３ラッチ回路
１４３に格納された第２画像データ６０３は第２クロツ
ク信号６０６のタイミングで合成される。合成処理はマ
スク生成回路１５２で生成されたビットマスク信号６０
４に基づいて、ビット単位で行われる。具体的には、ビ
ットマスク信号６０４か「０」のビットは第２画像デー
タ６０３が選択され、ビットマスク信号が「１」のビッ
トは第１画像データ６０２が選択される。その結果、第
１画像データ６０２の先頭７ビットと末尾２２ビットが
第２画像データ６０３に置き換えられて、第１画像デー
タ６０５が生成される。

次に、別の画像データを使った本実施例のデータの流れ
を示す例を第８図に示す。この例での転送データ長は１
６ビットで、メモリから読み出した第１画像データの第
２ビット目から３９ビットのデータを、ＶＲＡＭＩＩＯ
の所望のアドレスの第５ビット目から連続して書き込む
ものである。

３９ビットの画像データを１６ビットずつ書き込むので
、全部のデータを書き込むには３回の書き込み操作が必
要である。

まずメモリから読み出した第１画像データ７０１はロー
テーション回路１２２を通過する際、ビット制御回路１
３１の指示により３ビットのローテーションが行われる
。ここで３ビットなのはＶＲＡＭＩ　１　０に書き込む
位置である５ビットから第１画像データの先頭である２
ビットを引いた数のローテーションが必要だからである
。ローテーション後の第１画像データ７０２は第１ラッ
チ回路１２３と第２ラッチ回路１２４とにそれぞれ格納
される。なお、第２ラッチ回路１２４で１回目に格納す
る画像データは不定であるので「×」としている。ビッ
ト制御回路１３１で生成される制御信号７０４の下位３
ビットには「１」が立っており、二の制御信号７０４が
セレクタ回路１２５に与えられる。このセレクタ回路１
２５によって第１ラッチ回路１２３と第２ラッチ回路１
２４とにそれぞれ格納された第１画像データ７　（’ｌ
　２と第１画像データ７０３とが合成される。

この合成された第１画像データ７０５が連続して合成回
路１４２に与えられる。また合成回路１４２には第３ラ
ッチ回路１４３に格納された第２画像データ７０６が与
えられる。これらの画像データはマスク生成回路１５２
より与えられるビットマスク信号７０７によって必要な
部分が置き換えられる。ビットマスク信号７０７は一回
毎にパターンが変わり、状態発生回路２０３によってマ
スクする状態が決定されて、セレクタ回路２０４〜２０
８のマスクパターンＡＳＤ，Ｂが順に選択される。合成
回路１４２で置き換えられた第１画像データ７０８は、
ＶＲＡＭ１１０の任意のアドレスの第５ビット目から連
続して書き込まれる。

なお、本実施例の応用例として、画像データシフト回路
部の前後に反転回路を挿入した画像データシフト回路部
８０１のブロック図を第９図に示す。この応用例の特徴
は、第１反転回路８０２および第２反転回路８０３を挿
入して画像データを反転させることにより、アドレスの
低い方から高い方への順方向の連続書き込みばかりでな
く、アドレスの高い方から低い方への逆方向への連続書
き込みも可能となる。この場合、どの方向への転送かと
いうことをＤＩＲ信号８０４によってあらかじめ設定し
ておく必要がある。

また、本実施例の別の応用例として、多彩なビットマス
ク信号を生成することのできるマスク生成回路１５２の
回路図を第１０図に示す。この応用例の特徴は、レジス
タＤ９０１にあらかじめ任意のマスクパターンを設定し
ておき、このマスクパターンとセレクタ回路９０２〜９
０４の出力との論理和を論理素子９０５〜９０７でとり
、このデータをビットマスク信号とすることである。つ
まり、別に設定したマスクパターンでセレクタ回路９０
２〜９０４から出力されるデータをマスク処理すること
か可能となる。さらに、セレクタ回路９０２〜９０４の
入力端子を増やし、多くのレジスタからの人力を可能と
した。例えばセレクタ回路９０２の人力部分に示すよう
に、マスクパターンの直接入力や論理積、論理和を取っ
た入力などにより、多彩なビットマスク信号の生成か可
能となる。

〔発明の効果〕

以上説明したように、本発明の画像処理装置によれば、
ビットシフト処理およびビットマスク処理がＣＰＵの制
御から離れて各回路で行われる。

この制御分散によって、ＣＰＵの負荷は軽減される。こ
のため処理の高速化が実現できる。

また、画像データシフト回路部の前後に反転回路を挿入
することによって、アドレスの低い方から高い方への順
方向の連続書き込みばかりでなく、アドレスの高い方か
ら低い方への逆方向への連続書き込みが可能となる。

さらに、複数のマスクパターンの中から所望のマスクパ
ターンを選択するマスク生成回路を用いることによって
、多彩なビットマスク信号の生成が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す画像処理装置の構成図
、第２図は本実施例の概要を示す概念図、第３図はマス
ク生成回路の回路図、第４図はローテーション回路での
ローテーション処理の概念図、第５図は画像データシフ
ト回路部でのデータの合成を示す概念図、第６図はマス
ク生成回路でのビットマスク信号の生成を示す概念図、
第７図は合成回路でのデータの合成を示す概念図、第８
図は本実施例のデータの流れを示す概念図、第９図は本
実施例の応用例を示すブロック図、第１０図は本実施例
の応用例を示す回路図、第１１図は従来例の処理の流れ
を示す概念図である。 １００・・・画像データメモリ装置、１１０・・・ＶＲ
ＡＭ．１２０・・・画像データシフト回路部、１２１・
・・ビットシフト部、１２２・・・ローテーション回路
、１２３・・・第１ラッチ回路、１２４・・・第２ラッ
チ回路、１２５・・・セレクタ回路、１３１・・・ビッ
ト制御回路、１３２・・・シフトビット格納部、１３３
・・・遅延素子、１４０・・・画像データ合成回路部、
１４１・・・データ合成部、１４２・・・合成回路、１
４３・・・第３ラッチ回路、１５１・・・マスク生成部
、１５２・マスク生成回路、１５３・・・演算回路、１
６０・・・ＣＰＵ，１７１〜１７５・・・第１画像デー
タ、１７６、１７７・・・第２画像データ、１７８・・
・第１画像データ、１８０、１８１・・・クロック端子
。

Claims (1)

1. 【特許請求の範囲】 １、第１記憶装置に格納された第１画像データを第２記
   憶装置に格納された第２画像データと置き換える画像処
   理装置において、 前記第２画像データと置き換えるために前記第１画像デ
   ータを水平方向にビット単位でシフト処理する画像デー
   タシフト回路部と、前記画像データシフト回路部から転
   送された前記第１画像データを、前記第２記憶装置から
   読み出した前記第２画像データと置き換えて、前記第２
   記憶装置の前記第２画像データが格納されていた領域に
   格納する画像データ合成回路部と、前記第１記憶装置に
   格納された前記第１画像データを読み出して前記画像デ
   ータシフト回路部と前記画像データ合成回路部でそれぞ
   れデータ処理して前記第２記憶装置に格納するよう指令
   を出す制御装置とから構成されることを特徴とする画像
   処理装置。２、前記画像データシフト回路部には、前記
   第１記憶装置から転送データ長単位で読み出した前記第
   １画像データを必要ビット数だけ終端方向にシフトして
   、シフトによって生じるはみ出し部分を、次に読み出す
   前記第１画像データのシフトによるデータの喪失部分と
   置き換えるビットシフト部と、前記ビットシフト回路部
   のビットシフト処理を制御するビット制御回路と、前記
   ビット制御回路部と前記画像データ合成回路部とに転送
   するシフトビット数の情報が格納されたシフトビット格
   納部とが備えられることを特徴とする請求項１記載の画
   像処理装置。 ３、前記画像データ合成回路部には、前記第２記憶装置
   から第２画像データを転送データ長単位で読み込んで、
   前記画像データシフト回路部より転送された第１画像デ
   ータの前後に生じることのある不要データをこの第２画
   像データの対応する部分と置き換えて、この置き換え後
   の第１画像データを前記第２記憶装置の第２画像データ
   が格納されていた領域に書き込むデータ合成部と、マス
   クパターンを生成して前記データ回路部に転送するマス
   ク生成部とが備えられることを特徴とする請求項２記載
   の画像処理装置。 ４、転送データ長単位で読み込まれる第１画像データの
   上位ビットと下位ビットを反転させて前記画像データシ
   フト回路部で処理させるために、前記画像データシフト
   回路部の入力部分と出力部分とに一対の転送データ方向
   反転回路が備えられている請求項２記載の画像処理装置
   。 ５、前記マスク生成部は複数のマスクパタ ーンの中から所望のマスクパターンを選択し、このマス
   クパターンと別のマスクパターンとの論理和をデータ合
   成処理で使用するビットマスクパターンとすることを特
   徴とする請求項３記載の画像処理装置。