JP2901631B2 - 画像処理装置 - Google Patents
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- JP2901631B2 JP2901631B2 JP1046228A JP4622889A JP2901631B2 JP 2901631 B2 JP2901631 B2 JP 2901631B2 JP 1046228 A JP1046228 A JP 1046228A JP 4622889 A JP4622889 A JP 4622889A JP 2901631 B2 JP2901631 B2 JP 2901631B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、多重画面アクセスを行うための画像（グラ
フィック）処理装置に関するものである。
フィック）処理装置に関するものである。
（従来の技術） 従来、このような分野の技術としては、例えば第２図
〜第４図のようなものがあった。以下、その構成を図を
用いて説明する。
〜第４図のようなものがあった。以下、その構成を図を
用いて説明する。
第２図は、従来の画像処理装置の概略の構成図であ
る。
る。
この画像処理装置は、画像処理用の中央処理装置（以
下、CPUという）１を備え、そのCPU1から出力される画
像処理に関する命令S1は画像制御回路10に供給される。
画像制御回路10は、CPU1の命令S1に従って制御信号S11
を出力する制御回路11と、その出力側に接続された画像
演算回路12とで構成され、その画像演算回路12にはディ
スプレイバス13を介して、レッド（Ｒ）、グリーン
（Ｇ）、ブルー（Ｂ）等の画像データ記憶用のRAM（ラ
ンダム・アクセス・メモリ）からなるディスプレイメモ
リ20が接続されている。画像演算回路12は、制御信号S1
1により、ディスプレイメモリ20から所定の画像データ
を読出して演算処理した後、その演算結果をディスプレ
イメモリ20に書込む回路である。ディスプレイメモリ20
から出力されるレッド信号Ｒ、グリーン信号Ｇ、及びブ
ルー信号Ｂは、CPU1の出力等により切換え制御されるセ
レクタ30,31,32を介して、CRT等のディスプレイ33に供
給される構成になっている。
下、CPUという）１を備え、そのCPU1から出力される画
像処理に関する命令S1は画像制御回路10に供給される。
画像制御回路10は、CPU1の命令S1に従って制御信号S11
を出力する制御回路11と、その出力側に接続された画像
演算回路12とで構成され、その画像演算回路12にはディ
スプレイバス13を介して、レッド（Ｒ）、グリーン
（Ｇ）、ブルー（Ｂ）等の画像データ記憶用のRAM（ラ
ンダム・アクセス・メモリ）からなるディスプレイメモ
リ20が接続されている。画像演算回路12は、制御信号S1
1により、ディスプレイメモリ20から所定の画像データ
を読出して演算処理した後、その演算結果をディスプレ
イメモリ20に書込む回路である。ディスプレイメモリ20
から出力されるレッド信号Ｒ、グリーン信号Ｇ、及びブ
ルー信号Ｂは、CPU1の出力等により切換え制御されるセ
レクタ30,31,32を介して、CRT等のディスプレイ33に供
給される構成になっている。
第３図は、第２図中のディスプレイメモリ20の構成イ
メージ例を示す図である。
メージ例を示す図である。
ディスプレイメモリ20は、１座標につき複数のサブ画
面（例えば、第１プレーン画面20−１から第９プレーン
画面20−９まで）を持ち、第１〜第３プレーン画面20−
１〜20−３で第１画面21が、第４〜第６プレーン画面20
−４〜20−６で第２画面22が、第７〜第９プレーン画面
20−７〜20−９で第３画面23が、それぞれ構成されてい
る。この図で、オリジン（Origin）は、メモリアドレス
と座標との対比を示すための、ある特定の座標値（例え
ば、０番地）のメモリアドレスである。
面（例えば、第１プレーン画面20−１から第９プレーン
画面20−９まで）を持ち、第１〜第３プレーン画面20−
１〜20−３で第１画面21が、第４〜第６プレーン画面20
−４〜20−６で第２画面22が、第７〜第９プレーン画面
20−７〜20−９で第３画面23が、それぞれ構成されてい
る。この図で、オリジン（Origin）は、メモリアドレス
と座標との対比を示すための、ある特定の座標値（例え
ば、０番地）のメモリアドレスである。
第４図は、第３図のメモリマップの例を示す図であ
る。メモリマップは、第１画面データDA21から第３画面
データDA23まで、それぞれの画面毎に構成されている。
これらの第１〜第３画面データDA21〜DA23のレッド信号
Ｒ、グリーン信号Ｇ、ブルー信号Ｂは、各セレクタ30〜
32で選択される構成になっている。第１〜第３のぞれぞ
れの画面データDA21〜DA23は、座標０から（ｎ−１）ま
でのｎ個の画像データを保有している。メモリアドレス
ADと画面の座標の対応は、メモリアドレスADの第０番地
が第１画面の座標０に対応し、さらに第４図の例ではｎ
番地毎に画面を切換えているため、第ｎ番地、第2n番地
がそれぞれの画面の座標０を指すことになる。
る。メモリマップは、第１画面データDA21から第３画面
データDA23まで、それぞれの画面毎に構成されている。
これらの第１〜第３画面データDA21〜DA23のレッド信号
Ｒ、グリーン信号Ｇ、ブルー信号Ｂは、各セレクタ30〜
32で選択される構成になっている。第１〜第３のぞれぞ
れの画面データDA21〜DA23は、座標０から（ｎ−１）ま
でのｎ個の画像データを保有している。メモリアドレス
ADと画面の座標の対応は、メモリアドレスADの第０番地
が第１画面の座標０に対応し、さらに第４図の例ではｎ
番地毎に画面を切換えているため、第ｎ番地、第2n番地
がそれぞれの画面の座標０を指すことになる。
以上のように構成される画像処理装置の動作を説明す
る。
る。
例えば、ディスプレイメモリ33の座標０に、第１画面
デ−タDA21中の第０番地の画像データを描画し、さらに
その上に、第２画面データDA22中の第ｎ番地の画像デー
タを表示するというマルチウインドウ表示を行う場合の
動作を説明する。
デ−タDA21中の第０番地の画像データを描画し、さらに
その上に、第２画面データDA22中の第ｎ番地の画像デー
タを表示するというマルチウインドウ表示を行う場合の
動作を説明する。
CPU1から画像処理命令S1が出力されると、制御回路11
は命令S1に対応した制御信号S11を出力し、その制御信
号S11を画像演算回路12へ与える。画像演算回路12で
は、制御信号S11により、ディスプレイメモリ20内にお
ける第１画面データDA21中の第０番目の画像データを読
出し（または、第１画面データDA21中の第０番地へ画像
データを書込み）、それをセレクタ30〜32を通してディ
スプレイ33中の座標０に表示させる。次に、マルチウイ
ンドウ表示のため、画像演算回路12は、制御信号S11に
より、ディスプレイメモリ20内における第２画面データ
DA22中の第ｎ番地へ表示データを書込み、それを演算処
理した後、その演算結果を第１画面データDA21中の第０
番地に書込む。この第０番地に書込まれた画像データ
は、セレクタ30〜32を通してディスプレイ33上の座標０
に表示される。これにより、マルチウインドウ表示が行
われる。
は命令S1に対応した制御信号S11を出力し、その制御信
号S11を画像演算回路12へ与える。画像演算回路12で
は、制御信号S11により、ディスプレイメモリ20内にお
ける第１画面データDA21中の第０番目の画像データを読
出し（または、第１画面データDA21中の第０番地へ画像
データを書込み）、それをセレクタ30〜32を通してディ
スプレイ33中の座標０に表示させる。次に、マルチウイ
ンドウ表示のため、画像演算回路12は、制御信号S11に
より、ディスプレイメモリ20内における第２画面データ
DA22中の第ｎ番地へ表示データを書込み、それを演算処
理した後、その演算結果を第１画面データDA21中の第０
番地に書込む。この第０番地に書込まれた画像データ
は、セレクタ30〜32を通してディスプレイ33上の座標０
に表示される。これにより、マルチウインドウ表示が行
われる。
（発明が解決しようとする課題） しかしながら、従来の画像処理装置では、次のような
課題があった。
課題があった。
前述したように、例えばディスプレイ33の座標０に点
を描画する場合、第１画面21ではメモリアドレスADの第
０番地に点を描画するが、第2,第３画面22,23では同じ
座標値に点を描画しても、メモリアドレスADは第ｎ番
地、第2n番地をアクセスすることになる。そのため、画
像演算回路12は制御信号S11に基づき、オリジンORGを書
換えるための演算処理を行わなければならない。つま
り、そのような演算処理を実行しないと、どの画面に対
しても、同じようにアクセスすることができない。これ
により、アクセス数が増え、マルチウインドウ表示等の
画面アクセスが遅くなるという問題があり、それを解決
することが困難であった。
を描画する場合、第１画面21ではメモリアドレスADの第
０番地に点を描画するが、第2,第３画面22,23では同じ
座標値に点を描画しても、メモリアドレスADは第ｎ番
地、第2n番地をアクセスすることになる。そのため、画
像演算回路12は制御信号S11に基づき、オリジンORGを書
換えるための演算処理を行わなければならない。つま
り、そのような演算処理を実行しないと、どの画面に対
しても、同じようにアクセスすることができない。これ
により、アクセス数が増え、マルチウインドウ表示等の
画面アクセスが遅くなるという問題があり、それを解決
することが困難であった。
本発明は前記従来技術が持っていた課題として、オリ
ジンを書換えなければどの画面に対しても同じようにア
クセスできず、マルチウインドウ等に対する画面アクセ
ス時間が遅いという点について解決した画像処理装置を
提供するものである。
ジンを書換えなければどの画面に対しても同じようにア
クセスできず、マルチウインドウ等に対する画面アクセ
ス時間が遅いという点について解決した画像処理装置を
提供するものである。
（課題を解決するための手段） 本発明は前記課題を解決するために、複数画面分の画
像データを格納可能なディスプレイメモリから所定の画
像データを読出して、演算処理した後、その演算結果を
該ディスプレイメモリに書込む画像処理装置において、
前記複数の画像データの各画面は複数のサブ画面から構
成され、前記サブ画面数を示す第１のデータと、前記デ
ィスプレイメモリ内に格納された複数の画像データのう
ちのいずれかを指示する第２のデータとを格納する格納
回路と、前記格納回路から出力される第１のデータ及び
第２のデータに基づき、演算処理すべきビット位置に対
する指示情報を出力する第１の回路と、転送先の画像デ
ータと転送先の画像データに対して、前記第１の回路か
ら出力される指示情報に従って、所望のビット位置に対
する演算を実行し、前記ディスプレイメモリへ転送する
第２の回路とを、有している。
像データを格納可能なディスプレイメモリから所定の画
像データを読出して、演算処理した後、その演算結果を
該ディスプレイメモリに書込む画像処理装置において、
前記複数の画像データの各画面は複数のサブ画面から構
成され、前記サブ画面数を示す第１のデータと、前記デ
ィスプレイメモリ内に格納された複数の画像データのう
ちのいずれかを指示する第２のデータとを格納する格納
回路と、前記格納回路から出力される第１のデータ及び
第２のデータに基づき、演算処理すべきビット位置に対
する指示情報を出力する第１の回路と、転送先の画像デ
ータと転送先の画像データに対して、前記第１の回路か
ら出力される指示情報に従って、所望のビット位置に対
する演算を実行し、前記ディスプレイメモリへ転送する
第２の回路とを、有している。
（作用） 本発明によれば、以上のように画像処理装置を構成し
たので、格納回路から第１のデータ及び第２のデータが
第１の回路へ出力されると、該第１の回路では、その第
１のデータ及び第２のデータに基づき、演算処理すべき
ビット位置に対する指示情報を第２の回路へ出力する。
第２の回路では、指示情報に従い、転送先の画像データ
と転送先の画像データに対して、所望のビット位置に対
する演算を行う。その演算結果は、ディスプレイメモリ
へ転送されて格納される。このように、第１のデータと
第２のデータを指示することで、転送先の画像データと
転送先の画像データとに対するマルチウインドウ等の画
像処理が行える。
たので、格納回路から第１のデータ及び第２のデータが
第１の回路へ出力されると、該第１の回路では、その第
１のデータ及び第２のデータに基づき、演算処理すべき
ビット位置に対する指示情報を第２の回路へ出力する。
第２の回路では、指示情報に従い、転送先の画像データ
と転送先の画像データに対して、所望のビット位置に対
する演算を行う。その演算結果は、ディスプレイメモリ
へ転送されて格納される。このように、第１のデータと
第２のデータを指示することで、転送先の画像データと
転送先の画像データとに対するマルチウインドウ等の画
像処理が行える。
（実施例） 第１図は、本発明の実施例を示す画像処理装置の概略
の構成図であり、従来の第２図中の要素と共通の要素に
は共通の符号が付されている。
の構成図であり、従来の第２図中の要素と共通の要素に
は共通の符号が付されている。
この画像処理装置は、画面毎に独立なアクセスが可能
なもので、CPU1に接続された画像制御回路10Aを備え、
その画像制御回路10Aが、制御回路11A及び画像演算回路
12Aで構成されている。
なもので、CPU1に接続された画像制御回路10Aを備え、
その画像制御回路10Aが、制御回路11A及び画像演算回路
12Aで構成されている。
制御回路11Aは、CPU1からの画像処理命令S1に従っ
て、第２のデータであるプレーンスタート位置データに
関する制御信号S11aと、第１のデータであるプレーン枚
数データに関する制御信号S11bとを出力する回路であ
る。
て、第２のデータであるプレーンスタート位置データに
関する制御信号S11aと、第１のデータであるプレーン枚
数データに関する制御信号S11bとを出力する回路であ
る。
画像演算回路12Aは、R,G,B画像データを表すプレーン
枚数データを記憶する第１のレジスタ41と、プレーンス
タート位置データを記憶する第２のレジスタ42とで、構
成される格納回路を備えている。プレーン枚数データと
は、例えば、第３図に示されるように、第１画面21〜第
３画面23をそれぞれ構成する複数のプレーン画面の数で
あり、本実施例ではR,G,Bに対応する数（即ち、３）で
ある。プレーンスタート位置データとは、複数の画像デ
ータのいずれかを指示するものであり、例えば、第４図
においては第３画面データDA23を指示するとすれば、そ
の第３画面データDA23の先頭アドレス、またはその先頭
アドレスに対応するアドレスである。格納回路の出力側
には、第１の回路である演算有効ビット発生回路50が接
続され、さらにその演算有効ビット発生回路50の出力側
に、第２の回路を構成する演算回路60が接続されてい
る。演算有効ビット発生回路50は、第１及び第２のレジ
スタ41,42から読出されたプレーン枚数データとプレー
ンスタート位置データを演算処理して、画像データ中の
特定ビットのみ演算させるための指示情報である演算有
効ビットS54を発生する回路であり、デコーダ51、シフ
ト回路52、演算種類設定レジスタ53及びANDゲート54で
構成されている。デコーダ51は第１のレジスタ41の出力
を解読する回路、シフト回路52は第２のレジスタ42の出
力によりデコーダ51の出力をシフトする回路、演算種類
設定レジスタ53は演算回路60の演算モードを設定する回
路である。またANDゲート54は、シフト回路52の出力と
演算種類設定レジスタ53の出力との論理積を求めて演算
有効ビットS54を出力する回路であり、その出力側には
演算回路60が接続されている。
枚数データを記憶する第１のレジスタ41と、プレーンス
タート位置データを記憶する第２のレジスタ42とで、構
成される格納回路を備えている。プレーン枚数データと
は、例えば、第３図に示されるように、第１画面21〜第
３画面23をそれぞれ構成する複数のプレーン画面の数で
あり、本実施例ではR,G,Bに対応する数（即ち、３）で
ある。プレーンスタート位置データとは、複数の画像デ
ータのいずれかを指示するものであり、例えば、第４図
においては第３画面データDA23を指示するとすれば、そ
の第３画面データDA23の先頭アドレス、またはその先頭
アドレスに対応するアドレスである。格納回路の出力側
には、第１の回路である演算有効ビット発生回路50が接
続され、さらにその演算有効ビット発生回路50の出力側
に、第２の回路を構成する演算回路60が接続されてい
る。演算有効ビット発生回路50は、第１及び第２のレジ
スタ41,42から読出されたプレーン枚数データとプレー
ンスタート位置データを演算処理して、画像データ中の
特定ビットのみ演算させるための指示情報である演算有
効ビットS54を発生する回路であり、デコーダ51、シフ
ト回路52、演算種類設定レジスタ53及びANDゲート54で
構成されている。デコーダ51は第１のレジスタ41の出力
を解読する回路、シフト回路52は第２のレジスタ42の出
力によりデコーダ51の出力をシフトする回路、演算種類
設定レジスタ53は演算回路60の演算モードを設定する回
路である。またANDゲート54は、シフト回路52の出力と
演算種類設定レジスタ53の出力との論理積を求めて演算
有効ビットS54を出力する回路であり、その出力側には
演算回路60が接続されている。
演算回路60は、演算有効ビットS54に基づき、ディス
プレイメモリ20Aまたは画像制御回路10A内部から読出さ
れる転送元画像データDAaと、ディスプレイメモリ20Aか
ら読出される転送先画像データDAbとの算術演算（加
算、減算、乗算、除算）あるいは、論理演算（論理和、
論理積、排他的論理和等）を行い、書込み用の転送先画
像データDAcを出力する回路である。この回路60の出力
側には、ディスプレイメモリ20A及びセレクタ30A〜32A
を介してCRT等のディスプレイ33が接続されている。
プレイメモリ20Aまたは画像制御回路10A内部から読出さ
れる転送元画像データDAaと、ディスプレイメモリ20Aか
ら読出される転送先画像データDAbとの算術演算（加
算、減算、乗算、除算）あるいは、論理演算（論理和、
論理積、排他的論理和等）を行い、書込み用の転送先画
像データDAcを出力する回路である。この回路60の出力
側には、ディスプレイメモリ20A及びセレクタ30A〜32A
を介してCRT等のディスプレイ33が接続されている。
ディスプレイメモリ20Aは画像データを記憶するもの
であり、RAM等で構成されている。セレクタ30A,31A,32A
は、CPU1等の制御により、ディスプレイメモリ20Aの出
力を選択してレッド信号Ｒ、グリーン信号Ｇ及びブルー
信号Ｂをディスプレイ33へ出力する回路である。
であり、RAM等で構成されている。セレクタ30A,31A,32A
は、CPU1等の制御により、ディスプレイメモリ20Aの出
力を選択してレッド信号Ｒ、グリーン信号Ｇ及びブルー
信号Ｂをディスプレイ33へ出力する回路である。
第５図は、第１図のディスプレイメモリ20Aの構成例
を示す図である。
を示す図である。
このディスプレイメモリ20Aは、同一アドレス上にR,
G,Bという名称のデータが組になった第１画面データDA2
1、第２画面データDA22、第３画面データDA23…という
複数の画像データを、第０番地から第（ｎ−１）番地ま
で格納できるように構成されている。これらの各画面デ
ータDA21〜DA23は、セレクタ30A〜32Aでそれぞれ選択さ
れる。
G,Bという名称のデータが組になった第１画面データDA2
1、第２画面データDA22、第３画面データDA23…という
複数の画像データを、第０番地から第（ｎ−１）番地ま
で格納できるように構成されている。これらの各画面デ
ータDA21〜DA23は、セレクタ30A〜32Aでそれぞれ選択さ
れる。
以上のように構成される画像処理装置の動作を説明す
る。
る。
第５図のディスプレイメモリ20A内における１アドレ
ス上の特定の画面データをアクセスする場合、ステップ
１において、第１図のCPU1はその画像処理に関する命令
S1を制御回路11Aに与える。制御回路11Aは、CPU1の命令
に従って制御信号S11a,S11b等を発生する。制御回路11A
の出力により、ディスプレイメモリ20Aの所定のアドレ
スから転送元画像データDAaが、ディスプレイバスを介
して演算回路60へ読出される。ここで、画像制御回路10
A内から転送元画像データDAaを読出し、それを演算回路
60へ供給してもよい。
ス上の特定の画面データをアクセスする場合、ステップ
１において、第１図のCPU1はその画像処理に関する命令
S1を制御回路11Aに与える。制御回路11Aは、CPU1の命令
に従って制御信号S11a,S11b等を発生する。制御回路11A
の出力により、ディスプレイメモリ20Aの所定のアドレ
スから転送元画像データDAaが、ディスプレイバスを介
して演算回路60へ読出される。ここで、画像制御回路10
A内から転送元画像データDAaを読出し、それを演算回路
60へ供給してもよい。
ステップ２において、制御信号S11a,S11bにより、第
1,第２のレジスタ41,42のうち、第１のレジスタ41に記
憶されたプレーン枚数データは、デコーダ51により解読
され、その解読結果（例えば、“111…1100…00"）がシ
フト回路52へ出力される。シフト回路52は、第２のレジ
スタ42に記憶されたプレーンスタート位置データの値を
シフト量としてデコーダ51の出力をシフトし、そのシフ
トされたデータ（例えば、“000…00111…11100…00"）
をANDゲート54へ出力する。ANDゲート54は、演算種類設
定レジスタ53の出力とシフト回路52の出力との論理積を
とり、シフト回路52の出力中の“1"であるビットのみ、
演算種類設定レジスタ53の出力を、演算有効ビットS54
の形で通過させて演算回路60へ供給する。
1,第２のレジスタ41,42のうち、第１のレジスタ41に記
憶されたプレーン枚数データは、デコーダ51により解読
され、その解読結果（例えば、“111…1100…00"）がシ
フト回路52へ出力される。シフト回路52は、第２のレジ
スタ42に記憶されたプレーンスタート位置データの値を
シフト量としてデコーダ51の出力をシフトし、そのシフ
トされたデータ（例えば、“000…00111…11100…00"）
をANDゲート54へ出力する。ANDゲート54は、演算種類設
定レジスタ53の出力とシフト回路52の出力との論理積を
とり、シフト回路52の出力中の“1"であるビットのみ、
演算種類設定レジスタ53の出力を、演算有効ビットS54
の形で通過させて演算回路60へ供給する。
ステップ３において、ディスプレイメモリ20A内の所
定アドレスに記憶された転送先画像データDAbは、ディ
スプレイバスを介して演算回路60へ読出される。
定アドレスに記憶された転送先画像データDAbは、ディ
スプレイバスを介して演算回路60へ読出される。
ステップ４において、演算回路60は、演算有効ビット
S54により、転送元画像データDAaと転送先画像データDA
bとの間の演算有効ビットのみを演算する。その演算結
果である転送先画像データDAcは、ディスプレイメモリ2
0Aの転送先アドレスへ書込まれる。書込まれた転送先画
像データDAcは、セレクタ30A〜32Aで選択されてレッド
信号Ｒ、グリーン信号Ｇ及びブルー信号Ｂの形でディス
プレイ33へ出力され、そのディスプレイ33で表示され
る。
S54により、転送元画像データDAaと転送先画像データDA
bとの間の演算有効ビットのみを演算する。その演算結
果である転送先画像データDAcは、ディスプレイメモリ2
0Aの転送先アドレスへ書込まれる。書込まれた転送先画
像データDAcは、セレクタ30A〜32Aで選択されてレッド
信号Ｒ、グリーン信号Ｇ及びブルー信号Ｂの形でディス
プレイ33へ出力され、そのディスプレイ33で表示され
る。
本実施例では、次のような利点を有している。
プレーン枚数データを記憶する第１のレジスタ41と、
プレーンスタート位置データを記憶する第２のレジスタ
42とを設けたので、そのプレーン枚数データとプレーン
スタート位置データを指示することで、第５図のような
同一アドレス上に複数画像が存在するメモリ構成をとる
ことができ、それによって任意の画像データDA21,DA22,
DA23…をアクセスする時、メモリアドレスであるオリジ
ンORGを書換えるという操作をすることなしに、任意の
画面データに対しても同じようにアクセスすることがで
きる。そのため、マルチウインドウの画面へのアクセス
時間を高速にすることができる。また、マルチウインド
ウ表示の他に、例えば静止画面上に動的画面を表示する
ような場合においても、前記と同様に、アクセス時間の
高速化が図れる。
プレーンスタート位置データを記憶する第２のレジスタ
42とを設けたので、そのプレーン枚数データとプレーン
スタート位置データを指示することで、第５図のような
同一アドレス上に複数画像が存在するメモリ構成をとる
ことができ、それによって任意の画像データDA21,DA22,
DA23…をアクセスする時、メモリアドレスであるオリジ
ンORGを書換えるという操作をすることなしに、任意の
画面データに対しても同じようにアクセスすることがで
きる。そのため、マルチウインドウの画面へのアクセス
時間を高速にすることができる。また、マルチウインド
ウ表示の他に、例えば静止画面上に動的画面を表示する
ような場合においても、前記と同様に、アクセス時間の
高速化が図れる。
なお、本発明は図示の実施例に限定されず、例えば演
算有効ビット発生回路50を他の回路で構成する等、種々
の変形が可能である。
算有効ビット発生回路50を他の回路で構成する等、種々
の変形が可能である。
（発明の効果） 以上詳細に説明したように、本発明によれば、格納回
路、第１の回路及び第２の回路を設けたので、第１のデ
ータと第２のデータを指示することで、１つのアドレス
で複数の画面を同時に、または単独にアクセスできる。
そのため、任意の画面をアクセスする時に、オリジンを
書換えるという操作をすることなく、どの画面に対して
も同じようにアクセスでき、それによってマルチウイン
ドウ表示等のアクセス時間の高速化が期待できる。
路、第１の回路及び第２の回路を設けたので、第１のデ
ータと第２のデータを指示することで、１つのアドレス
で複数の画面を同時に、または単独にアクセスできる。
そのため、任意の画面をアクセスする時に、オリジンを
書換えるという操作をすることなく、どの画面に対して
も同じようにアクセスでき、それによってマルチウイン
ドウ表示等のアクセス時間の高速化が期待できる。
第１図は本発明の実施例を示す画像処理装置の概略構成
図、第２図は従来の画像処理装置の概略構成図、第３図
は第２図中のディスプレイメモリの構成イメージ例を示
す図、第４図は第３図のメモリマップ例を示す図、第５
図は第１図のディスプレイメモリの構成例を示す図であ
る。 １…CPU、10A…画像制御回路、11A…制御回路、12A…画
像演算回路、20A…ディスプレイメモリ、30A〜32A…セ
レクタ、33…ディスプレイ、41,42…第1,第２のレジス
タ、50…演算有効ビット発生回路、60…演算回路。
図、第２図は従来の画像処理装置の概略構成図、第３図
は第２図中のディスプレイメモリの構成イメージ例を示
す図、第４図は第３図のメモリマップ例を示す図、第５
図は第１図のディスプレイメモリの構成例を示す図であ
る。 １…CPU、10A…画像制御回路、11A…制御回路、12A…画
像演算回路、20A…ディスプレイメモリ、30A〜32A…セ
レクタ、33…ディスプレイ、41,42…第1,第２のレジス
タ、50…演算有効ビット発生回路、60…演算回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 本間 敏博 東京都港区虎ノ門１丁目７番12号 沖電 気工業株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 5/36 G09G 5/02
Claims (1)
- 【請求項１】複数画面分の画像データを格納可能なディ
スプレイメモリから所定の画像データを読出して、演算
処理した後、その演算結果を該ディスプレイメモリに書
込む画像処理装置において、 前記複数の画像データの各画面は複数のサブ画面から構
成され、 前記サブ画面数を示す第１のデータと、前記ディスプレ
イメモリ内に格納された複数の画像データのうちのいず
れかを指示する第２のデータとを格納する格納回路と、 前記格納回路から出力される第１のデータ及び第２のデ
ータに基づき、演算処理すべきビット位置に対する指示
情報を出力する第１の回路と、 転送先の画像データと転送先の画像データに対して、前
記第１の回路から出力される指示情報に従って、所望の
ビット位置に対する演算を実行し、前記ディスプレイメ
モリへ転送する第２の回路と、 を有することを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046228A JP2901631B2 (ja) | 1989-02-27 | 1989-02-27 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1046228A JP2901631B2 (ja) | 1989-02-27 | 1989-02-27 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226334A JPH02226334A (ja) | 1990-09-07 |
| JP2901631B2 true JP2901631B2 (ja) | 1999-06-07 |
Family
ID=12741256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1046228A Expired - Lifetime JP2901631B2 (ja) | 1989-02-27 | 1989-02-27 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901631B2 (ja) |
-
1989
- 1989-02-27 JP JP1046228A patent/JP2901631B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226334A (ja) | 1990-09-07 |
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