JPH03201617A - アナログバリアブルディレイ - Google Patents
アナログバリアブルディレイInfo
- Publication number
- JPH03201617A JPH03201617A JP1338503A JP33850389A JPH03201617A JP H03201617 A JPH03201617 A JP H03201617A JP 1338503 A JP1338503 A JP 1338503A JP 33850389 A JP33850389 A JP 33850389A JP H03201617 A JPH03201617 A JP H03201617A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- capacitor array
- read
- successively
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 45
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Reverberation, Karaoke And Other Acoustics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、音響機器などで要求される遅延時間の可変が
可能なアナログ信号のデイレイに関する。
可能なアナログ信号のデイレイに関する。
従来、アナログ信号を遅延させる遅延回路として、ＢＢ
Ｄ及びＣＯＤといった電荷転送デバイスを多段接続し、
信号を順次直列に転送して１時間的遅延をさせる構成の
ものがあった。
Ｄ及びＣＯＤといった電荷転送デバイスを多段接続し、
信号を順次直列に転送して１時間的遅延をさせる構成の
ものがあった。
以下、 ＢＢＤによるデイレイの動作について説明する
。
。
ＢＢＤは、第２図に示すように、パケットと呼ばれる一
連のキャノヤシタ（バイポーラ型ＢＢＤの場合はコレク
ターペース間ｐｎ接合容量、ＭＯ８型ＢＢＤの場合はデ
ート電極とのＭＯ８容量）を並べ、キャノＪ？シタ間を
ノ々イポーラ型櫨たはＭＯＳ型のトランジスタで連結し
た構造になっていて、外部クロックφ１゜φ２でスイッ
チを制御し、一つのキャパシタから隣接するキャパシタ
に電荷をその１ま転送することで、アナログ信号を遅延
させる構成になっている。
連のキャノヤシタ（バイポーラ型ＢＢＤの場合はコレク
ターペース間ｐｎ接合容量、ＭＯ８型ＢＢＤの場合はデ
ート電極とのＭＯ８容量）を並べ、キャノＪ？シタ間を
ノ々イポーラ型櫨たはＭＯＳ型のトランジスタで連結し
た構造になっていて、外部クロックφ１゜φ２でスイッ
チを制御し、一つのキャパシタから隣接するキャパシタ
に電荷をその１ま転送することで、アナログ信号を遅延
させる構成になっている。
上記のような電荷転送デバイスによる従来の遅延回路で
は、遅延時間の可変はクロック周波数の変更に依存し１
通過周波数帯域の変動を伴うという問題点があった。
は、遅延時間の可変はクロック周波数の変更に依存し１
通過周波数帯域の変動を伴うという問題点があった。
本発明は上記の問題点を解消するためになされたもので
、通過周波数帯域の変動を伴わずに遅延時間を可変でき
るアナログバリアプルデイレイを提供することを目的と
する。
、通過周波数帯域の変動を伴わずに遅延時間を可変でき
るアナログバリアプルデイレイを提供することを目的と
する。
本発明のアナログバリアプルデイレイは、入力アナログ
信号を順次直列に転送してゆ〈構成ではすく、アナログ
信号をキャパシタアレイに順次記憶させてゆき、このキ
ャパシタアレイから記憶させた信号を順次読み出してゆ
く構成とし、読み出すタイミングを制御することによっ
て遅延時間を可変できるようにしたものである。
信号を順次直列に転送してゆ〈構成ではすく、アナログ
信号をキャパシタアレイに順次記憶させてゆき、このキ
ャパシタアレイから記憶させた信号を順次読み出してゆ
く構成とし、読み出すタイミングを制御することによっ
て遅延時間を可変できるようにしたものである。
このように構成することにより、従来のＢＢＤ。
ＣＣＤによる順次直列転送型のデイレイとは異な９、ク
ロックを変えることなく遅延時間が可変可能なので、通
過周波数帯域が変動することがない。
ロックを変えることなく遅延時間が可変可能なので、通
過周波数帯域が変動することがない。
第１図は本発明の一実施例を示す。
図において１は入力アナログ信号を増幅する入力増幅器
、２は入力増幅器１の出力を順次記憶させてゆくキャパ
シタアレイ、３はキャパシタアレイ２の各キャパシタへ
の書き込みを制御する各キャ／’Ｐシタに接続した書き
込みスイッチ群、４はキャパシタアレイ２の各キャパシ
タからの書き込んだ信号の読み出しを制御する各キャパ
シタに接続した読み出しスイッチ群、５はキャパシタア
レイ２から読み出した信号を増幅する出力増幅器、６は
書き込みスイッチ群３を制御して入力増幅器１の出力を
順次キャパシタアレイ２の各キャノＪ？シタに書込ませ
る第１のシフトレジスタ、７は読み出しスイッチ群４を
制御して順次キヤ・ぞシタアレイ２の各キャパシタから
書き込んだ信号を読み出させる第２のシフトレジスタ、
８は第１のシフトレジスタ６と第２のシフトレジスタ７
のタイミングを制御するシフトコントロールである。
、２は入力増幅器１の出力を順次記憶させてゆくキャパ
シタアレイ、３はキャパシタアレイ２の各キャパシタへ
の書き込みを制御する各キャ／’Ｐシタに接続した書き
込みスイッチ群、４はキャパシタアレイ２の各キャパシ
タからの書き込んだ信号の読み出しを制御する各キャパ
シタに接続した読み出しスイッチ群、５はキャパシタア
レイ２から読み出した信号を増幅する出力増幅器、６は
書き込みスイッチ群３を制御して入力増幅器１の出力を
順次キャパシタアレイ２の各キャノＪ？シタに書込ませ
る第１のシフトレジスタ、７は読み出しスイッチ群４を
制御して順次キヤ・ぞシタアレイ２の各キャパシタから
書き込んだ信号を読み出させる第２のシフトレジスタ、
８は第１のシフトレジスタ６と第２のシフトレジスタ７
のタイミングを制御するシフトコントロールである。
入力アナログ信号は、入力増幅器１により、キャパシタ
アレイ２への充電がこれ以前の回路の影響を受けないよ
うに分離、増幅される。
アレイ２への充電がこれ以前の回路の影響を受けないよ
うに分離、増幅される。
増幅された信号は、第１のシフトレジスタ６に制御され
て順次開閉してゆく書き込みスイッチ群３を経てキャパ
シタアレイ２の各キャパシタに順次書き込寸れてゆく。
て順次開閉してゆく書き込みスイッチ群３を経てキャパ
シタアレイ２の各キャパシタに順次書き込寸れてゆく。
シフトコントロール８に設定したタイミング後に、第２
のシフトレジスタ７に制御されて、読み出しスイッチ群
４が順次開閉されてゆき、キャパシタアレイ２の各キャ
パシタから書き込まれた信号が順次読み出されてゆく。
のシフトレジスタ７に制御されて、読み出しスイッチ群
４が順次開閉されてゆき、キャパシタアレイ２の各キャ
パシタから書き込まれた信号が順次読み出されてゆく。
読み出された信号は、出力増幅器５によシ、この後の回
路からキャパシタアレイ２が影響されないように分離、
増幅されて出力されてゆく。
路からキャパシタアレイ２が影響されないように分離、
増幅されて出力されてゆく。
遅延時間を変える場合は、シフトコントロール８の設定
タイミングを変更して、読み出しのタイミングを変える
ことで行なう。
タイミングを変更して、読み出しのタイミングを変える
ことで行なう。
したがって、遅延時間の変更が通過周波数帯域の変動を
伴うことがない。
伴うことがない。
以上説明したように、本発明によれば、遅延時間の変更
が、通過周波数帯域の変動を伴うことなく実現すること
ができ、実用上の効果が大である。
が、通過周波数帯域の変動を伴うことなく実現すること
ができ、実用上の効果が大である。
第１図は本発明の一実施例を示す説明図、第２図は従来
のＢＢＤによるアナログデイレイの一例の動作を示す説
明図である。 １・・・入力増幅器、２・・・キャパシタアレイ％３・
・書き込みスイッチ群、４・・・読み出しスイッチ群。 ５・・・出力増幅器、６・・・第１のシフトレジスタ、
７・・・第２のシフトレジスタ、８・・・シフトコント
ロールＯ
のＢＢＤによるアナログデイレイの一例の動作を示す説
明図である。 １・・・入力増幅器、２・・・キャパシタアレイ％３・
・書き込みスイッチ群、４・・・読み出しスイッチ群。 ５・・・出力増幅器、６・・・第１のシフトレジスタ、
７・・・第２のシフトレジスタ、８・・・シフトコント
ロールＯ
Claims (1)
- 入力アナログ信号を増幅する入力増幅器と、該入力増幅
器の出力を順次記憶させてゆくキャパシタアレイと、該
キャパシタアレイの各キャパシタへの書き込みを制御す
る各キャパシタに接続した書き込みスイッチ群と、上記
キャパシタアレイの各キャパシタからの読み出しを制御
する各キャパシタに接続した読み出しスイッチ群と、上
記キャパシタアレイの各キャパシタから読み出した信号
を増幅して出力する出力増幅器と、上記書き込みスイッ
チ群を制御して上記入力増幅器の出力を順次上記キャパ
シタアレイの各キャパシタに書き込ませる第１のシフト
レジスタと、上記読み出しスイッチ群を制御して順次上
記キャパシタアレイの各キャパシタから書き込んだ信号
を読み出させる第２のシフトレジスタと、上記第１のシ
フトレジスタと第２のシフトレジスタのタイミングを制
御するシフトコントロールとを備えたことを特徴とする
アナログバリアブルディレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338503A JPH03201617A (ja) | 1989-12-28 | 1989-12-28 | アナログバリアブルディレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1338503A JPH03201617A (ja) | 1989-12-28 | 1989-12-28 | アナログバリアブルディレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201617A true JPH03201617A (ja) | 1991-09-03 |
Family
ID=18318772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1338503A Pending JPH03201617A (ja) | 1989-12-28 | 1989-12-28 | アナログバリアブルディレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061279A (en) * | 1998-03-11 | 2000-05-09 | Yamaha Corporation | Delay circuit for analog signals |
| JP2003093385A (ja) * | 2001-07-31 | 2003-04-02 | Koninkl Philips Electronics Nv | アナログランダムアクセスメモリを使用したビーム成形システム |
-
1989
- 1989-12-28 JP JP1338503A patent/JPH03201617A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6061279A (en) * | 1998-03-11 | 2000-05-09 | Yamaha Corporation | Delay circuit for analog signals |
| JP2003093385A (ja) * | 2001-07-31 | 2003-04-02 | Koninkl Philips Electronics Nv | アナログランダムアクセスメモリを使用したビーム成形システム |
| JP4510360B2 (ja) * | 2001-07-31 | 2010-07-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | アナログランダムアクセスメモリを使用したビーム成形システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0483945B1 (en) | Analog acquisition system including a high speed timing generator | |
| US4849662A (en) | Switched-capacitor filter having digitally-programmable capacitive element | |
| JPS634493A (ja) | デユアルポ−トメモリ | |
| GB1524380A (en) | Charge transfer imager system | |
| US3676711A (en) | Delay line using integrated mos circuitry | |
| KR970029840A (ko) | 반도체 메모리의 프로그래머블 인터벌 타이밍 발생기용 장치 및 방법 | |
| US5341050A (en) | Switched capacitor amplifier circuit operating without serially coupled amplifiers | |
| US4306197A (en) | Switched-capacitor elliptic filter | |
| JPH03201617A (ja) | アナログバリアブルディレイ | |
| JPH01136404A (ja) | 遅延回路の読出し回路 | |
| JP2979584B2 (ja) | 半導体記憶装置の読み出し方法 | |
| US5822236A (en) | Analog FIFO memory and switching device having a reset operation | |
| US5200983A (en) | Fiso analog signal acquisition system employing CCD array storage | |
| JPS62123819A (ja) | 可変遅延回路 | |
| JPH0645892A (ja) | 信号遅延回路 | |
| JPH1092189A (ja) | アナログメモリ | |
| US5606274A (en) | Sampling and holding circuit | |
| JPS6292512A (ja) | 可変係数回路 | |
| JPS63219219A (ja) | スイツチドキヤパシタ回路 | |
| JPH0416024A (ja) | 半導体装置 | |
| JPS6152018A (ja) | スイツチドキヤパシタ回路 | |
| JPH08297991A (ja) | 遅延回路 | |
| JP4102381B2 (ja) | アナログｆｉｆｏメモリ | |
| JPH02298112A (ja) | 遅延素子 | |
| SU1642528A1 (ru) | Устройство задержки на приборах с зар довой св зью |