JPH03195028A - ショットキー障壁ゲート型電界効果トランジスタ及びその製造方法 - Google Patents
ショットキー障壁ゲート型電界効果トランジスタ及びその製造方法Info
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- JPH03195028A JPH03195028A JP33555489A JP33555489A JPH03195028A JP H03195028 A JPH03195028 A JP H03195028A JP 33555489 A JP33555489 A JP 33555489A JP 33555489 A JP33555489 A JP 33555489A JP H03195028 A JPH03195028 A JP H03195028A
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- gate electrode
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- electrode
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はショットキー障壁ゲート型電界効果トランジス
タ及びその製造方法に関する。
タ及びその製造方法に関する。
（ロ）従来の技術
電界効果トランジスタ（ＦＥＴ）はＶＨＦ〜マイクロ波
帯でのアナログ用増幅素子として、また高速ディジタル
回路用スイッチング素子として重要であり、幾多の研究
開発、並びに実用化がなされてきた。中でも、半絶縁性
ＧａＡｓ基板に形成した低濃度層を動作層とし、かつゲ
ート電極として金属−半導体接触（ショットキー接触）
を採用したＧａＡｓショットキー障壁ゲート型ＦＥＴ、
すなわち、ＧａＡｓ ＭＥＳＦＥＴは従来の５ｉ−Ｆ
ＥＴ （ＭＯＳＦＥＴｏＭＥＳＦＥＴ）の限界を超える
超高速スイッチング素子として注目されており、それを
用いた集積回路（ＩＣ）も精力的に実用化研究がなされ
ている。
帯でのアナログ用増幅素子として、また高速ディジタル
回路用スイッチング素子として重要であり、幾多の研究
開発、並びに実用化がなされてきた。中でも、半絶縁性
ＧａＡｓ基板に形成した低濃度層を動作層とし、かつゲ
ート電極として金属−半導体接触（ショットキー接触）
を採用したＧａＡｓショットキー障壁ゲート型ＦＥＴ、
すなわち、ＧａＡｓ ＭＥＳＦＥＴは従来の５ｉ−Ｆ
ＥＴ （ＭＯＳＦＥＴｏＭＥＳＦＥＴ）の限界を超える
超高速スイッチング素子として注目されており、それを
用いた集積回路（ＩＣ）も精力的に実用化研究がなされ
ている。
この優れた特性を十分に発揮させるためには、素子に寄
生する成分、すなわち、ソース・ゲート容量（Ｃｇｓ）
、ソース抵抗（Ｒｓ）等の低減が必要とされ、そのため
に各種セルフアライメントプロセスの開発およびゲート
長（Ｌｇ）の短縮化が図られている。
生する成分、すなわち、ソース・ゲート容量（Ｃｇｓ）
、ソース抵抗（Ｒｓ）等の低減が必要とされ、そのため
に各種セルフアライメントプロセスの開発およびゲート
長（Ｌｇ）の短縮化が図られている。
特に、相互コンダクタンス（ｇ、）を向上させる方法と
してＲｓを低減させることは有効な方法であり、これを
達成するために高濃度層（ｎ層層）をゲート電極をマス
クとする選択イオン注入法により形成するセルフアライ
メントプロセスが知られている。
してＲｓを低減させることは有効な方法であり、これを
達成するために高濃度層（ｎ層層）をゲート電極をマス
クとする選択イオン注入法により形成するセルフアライ
メントプロセスが知られている。
（ハ）発明が解決しようとする課題
しかしながら、このプロセスでは、ｎ＋層形成のために
注入したイオン、例えばＳｉ′″が、その活性化のため
の熱処理の工程（アニール）で横方向に拡散し、ゲート
電極下の実行的なキャリア密度を増大させ、極端な場合
にはソース・ドレイン間を短絡するという問題がある。
注入したイオン、例えばＳｉ′″が、その活性化のため
の熱処理の工程（アニール）で横方向に拡散し、ゲート
電極下の実行的なキャリア密度を増大させ、極端な場合
にはソース・ドレイン間を短絡するという問題がある。
本発明は上記問題を解決したＭＥ Ｓ Ｆ ＥＴ及びそ
の製造方法を提供しようとするものである。
の製造方法を提供しようとするものである。
（ニ）課題を解決するための手段
本発明は、半導体基板上に形成されたゲート電極と、前
記基板上の前記ゲート電極を狭む位置に形成されたソー
ス、ドレイン電極と、前記基板上のゲート電極の両側に
絶縁膜を介して形成されたゲート電極側壁層と、前記基
板の前記ゲート電極下に形成された低濃度層と、前記基
板の前記ソース、ドレイン電極下に前記ゲート電極及び
前記側壁層をマスクとしてイオン注入により形成された
高濃度層と、から成ることを特徴とするショットキー障
壁ゲート型電界効果トランジスタである。
記基板上の前記ゲート電極を狭む位置に形成されたソー
ス、ドレイン電極と、前記基板上のゲート電極の両側に
絶縁膜を介して形成されたゲート電極側壁層と、前記基
板の前記ゲート電極下に形成された低濃度層と、前記基
板の前記ソース、ドレイン電極下に前記ゲート電極及び
前記側壁層をマスクとしてイオン注入により形成された
高濃度層と、から成ることを特徴とするショットキー障
壁ゲート型電界効果トランジスタである。
また、本発明は、半導体基板に低濃度層を形成する工程
と、前記低濃度層上にゲート電極を形成する工程と、全
面に絶縁膜を形成する工程と、前記絶縁膜をエツチング
して、ゲート電極の前記基板近傍を除く側壁を露出させ
る工程と、ゲート電極の両側かつ残存する前記絶縁膜上
にゲート電極側壁層を形成する工程と、前記ゲート電極
及び前記側壁層をマスクとしてイオン注入を行い、前記
基板に高濃度層を形成する工程と、前記高濃度層を熱処
理する工程と、前記高濃度層上にソース、ドレイン電極
を形成する工程と、を含むことを特徴とするショットキ
ー障壁ケート型電界効果トランジスタの製造方法である
。
と、前記低濃度層上にゲート電極を形成する工程と、全
面に絶縁膜を形成する工程と、前記絶縁膜をエツチング
して、ゲート電極の前記基板近傍を除く側壁を露出させ
る工程と、ゲート電極の両側かつ残存する前記絶縁膜上
にゲート電極側壁層を形成する工程と、前記ゲート電極
及び前記側壁層をマスクとしてイオン注入を行い、前記
基板に高濃度層を形成する工程と、前記高濃度層を熱処
理する工程と、前記高濃度層上にソース、ドレイン電極
を形成する工程と、を含むことを特徴とするショットキ
ー障壁ケート型電界効果トランジスタの製造方法である
。
（ホ）作 用
本発明によれば、熱処理前の高濃度層がゲート電極直下
より離れた位置にあるので、熱処理により高濃度層があ
る程度拡散しても、該高濃度層がゲート電極直下に達す
ることはない。
より離れた位置にあるので、熱処理により高濃度層があ
る程度拡散しても、該高濃度層がゲート電極直下に達す
ることはない。
（へ）実施例
第１図（Ａ）乃至（Ｈ）はＧａＡｓ ＭＥＳＦＥＴの
工程断面図であり、以下にこの図に基づいて本発明の一
実施例を説明する。
工程断面図であり、以下にこの図に基づいて本発明の一
実施例を説明する。
まず、半絶縁性ＧＡＡｓ基板（半導体基板）１上に所定
のレジストパターンをマスクとして、例えばＳｉ”を３
０ Ｋ ｅ Ｖ、２ Ｘ １０ ”ｃｍ−”ノ条件で注
入しｎ層（低濃度層）２を形成する（第１図（Ａ））。
のレジストパターンをマスクとして、例えばＳｉ”を３
０ Ｋ ｅ Ｖ、２ Ｘ １０ ”ｃｍ−”ノ条件で注
入しｎ層（低濃度層）２を形成する（第１図（Ａ））。
次に、通常のりソグラフィ技術を用い、例えばＷ等の耐
熱金属材料で厚さ３０００人程度０ゲート電極３を１層
２上に形成する（第１図（Ｂ））。
熱金属材料で厚さ３０００人程度０ゲート電極３を１層
２上に形成する（第１図（Ｂ））。
しかる後、ＥＣＲプラズマＣＶＤ法等の指向性のある堆
積法により、例えば、ＳｉＮｘ膜を３０００人の厚さで
堆積し、絶縁膜４を形成する（第１図（Ｃ））。このと
き得られる絶縁膜４は、ゲート電極３側壁の基板１近傍
を除く部分のみが他に比べ薄いものとなる。
積法により、例えば、ＳｉＮｘ膜を３０００人の厚さで
堆積し、絶縁膜４を形成する（第１図（Ｃ））。このと
き得られる絶縁膜４は、ゲート電極３側壁の基板１近傍
を除く部分のみが他に比べ薄いものとなる。
次に、例えばＢＨＦ等により絶縁膜４をスライスエツチ
ングし、ゲート電極３の基板１近傍を除く側壁を露出さ
せる（第１図（Ｄ））。
ングし、ゲート電極３の基板１近傍を除く側壁を露出さ
せる（第１図（Ｄ））。
この後、例えば選択ＣＶＤ法により、ゲート電極３の両
側かつ残存する絶縁膜４上に選択的に例えば、ＷやＣｕ
等の金属によりなるゲート電極側壁層５を形成する（第
１図（Ｅ））。
側かつ残存する絶縁膜４上に選択的に例えば、ＷやＣｕ
等の金属によりなるゲート電極側壁層５を形成する（第
１図（Ｅ））。
しかる後、ゲート電極３及びゲート電極側壁層５をマス
クとして、例えば、Ｓｉ１を８０ＫｅＶ、３ Ｘ １０
”ｃｍ−’の条件でスルー注入し、ｎ１層６を形成す
る（第１図（Ｆ））。
クとして、例えば、Ｓｉ１を８０ＫｅＶ、３ Ｘ １０
”ｃｍ−’の条件でスルー注入し、ｎ１層６を形成す
る（第１図（Ｆ））。
次に、全面に例えばＳｉｎ、膜を３０００人の厚さで形
成した後、窒素雰囲気中で、８００℃、２０分間熱処理
することによって１層２及びｎ ４層６を活性化する（
第１図（Ｇ））。この熱処理の工程において、例えｎ４
層６が横方向に拡散したとしても、本発明のｎ４層６は
ゲート電極側壁層５をもマスクとしてイオン注入して形
成されたものであり、ゲート電極３下にまで達すること
はない。また、０１層６の横方向の拡散をある程度許容
できるので、ｎ４層６の濃度を従来に比して高く設定で
きる。
成した後、窒素雰囲気中で、８００℃、２０分間熱処理
することによって１層２及びｎ ４層６を活性化する（
第１図（Ｇ））。この熱処理の工程において、例えｎ４
層６が横方向に拡散したとしても、本発明のｎ４層６は
ゲート電極側壁層５をもマスクとしてイオン注入して形
成されたものであり、ゲート電極３下にまで達すること
はない。また、０１層６の横方向の拡散をある程度許容
できるので、ｎ４層６の濃度を従来に比して高く設定で
きる。
しかる後、通常のりソグラフィ技術を用い、ｎ″″層６
上にオーミック電極８．８を形成することによりＧａＡ
ｓ ＭＥＳＦＥＴが完成する（第１図（Ｈ））。
上にオーミック電極８．８を形成することによりＧａＡ
ｓ ＭＥＳＦＥＴが完成する（第１図（Ｈ））。
尚、本実施例では、１層２とｎ４層６を同時に熱処理し
たが、別々に行ってもよいし、また、１層２はイオン注
入によらない別の方法で形成してもよい。
たが、別々に行ってもよいし、また、１層２はイオン注
入によらない別の方法で形成してもよい。
（ト）発明の効果
以上のように本発明によれば、活性化によるゲート電極
下のキャリア濃度の増大を防ぐことができるので、ソー
ス・ドレイン間が短絡するのを防止でき、また、高濃度
層の濃度を従来に比して高くできるので、Ｒｓを低減す
ることができる。
下のキャリア濃度の増大を防ぐことができるので、ソー
ス・ドレイン間が短絡するのを防止でき、また、高濃度
層の濃度を従来に比して高くできるので、Ｒｓを低減す
ることができる。
第１図（Ａ）乃至（Ｉ（）は本発明の一実施例を説明す
るためのＧａＡｓ ＭＥＳＦＥＴの工程断面図である
。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ層、３・・
・ゲート電極、４・・・絶縁膜、５・・・ゲート電極側
壁層、６・・・ｎ′″層、７・・・５ｉＯ＝膜、８・・
・オーミック電極。
るためのＧａＡｓ ＭＥＳＦＥＴの工程断面図である
。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ層、３・・
・ゲート電極、４・・・絶縁膜、５・・・ゲート電極側
壁層、６・・・ｎ′″層、７・・・５ｉＯ＝膜、８・・
・オーミック電極。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成されたゲート電極 と、前記基板上の前記ゲート電極を狭む位置に形成され
たソース、ドレイン電極と、前記基板上のゲート電極の
両側に絶縁膜を介して形成されたゲート電極側壁層と、
前記基板の前記ゲート電極下に形成された低濃度層と、
前記基板の前記ソース、ドレイン電極下に前記ゲート電
極及び前記側壁層をマスクとしてイオン注入により形成
された高濃度層と、から成ることを特徴とするショット
キー障壁ゲート型電界効果トランジスタ。 ２、半導体基板に低濃度層を形成する工程 と、前記低濃度層上にゲート電極を形成する工程と、全
面に絶縁膜を形成する工程と、前記絶縁膜をエッチング
して、ゲート電極の前記基板近傍を除く側壁を露出させ
る工程と、ゲート電極の両側かつ残存する前記絶縁膜上
にゲート電極側壁層を形成する工程と、前記ゲート電極
及び前記側壁層をマスクとしてイオン注入を行い、前記
基板に高濃度層を形成する工程と、前記高濃度層を熱処
理する工程と、前記高濃度層上にソース、ドレイン電極
を形成する工程と、を含むことを特徴とするショットキ
ー障壁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33555489A JPH03195028A (ja) | 1989-12-25 | 1989-12-25 | ショットキー障壁ゲート型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33555489A JPH03195028A (ja) | 1989-12-25 | 1989-12-25 | ショットキー障壁ゲート型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03195028A true JPH03195028A (ja) | 1991-08-26 |
Family
ID=18289882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33555489A Pending JPH03195028A (ja) | 1989-12-25 | 1989-12-25 | ショットキー障壁ゲート型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03195028A (ja) |
-
1989
- 1989-12-25 JP JP33555489A patent/JPH03195028A/ja active Pending
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