JPH03192293A - マルチ画面表示方式 - Google Patents
マルチ画面表示方式Info
- Publication number
- JPH03192293A JPH03192293A JP1334328A JP33432889A JPH03192293A JP H03192293 A JPH03192293 A JP H03192293A JP 1334328 A JP1334328 A JP 1334328A JP 33432889 A JP33432889 A JP 33432889A JP H03192293 A JPH03192293 A JP H03192293A
- Authority
- JP
- Japan
- Prior art keywords
- screen
- display
- frame memory
- memory
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 38
- 238000010894 electron beam technology Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチ画面表示方式に関する。
従来、この種の表示方式は、マルチで動作する画面を１
つのフレームメモリ内にプロセッサが高速に転送するこ
とにより、ソフオウェア的にマルチ画面の表示を行なっ
ていた。
つのフレームメモリ内にプロセッサが高速に転送するこ
とにより、ソフオウェア的にマルチ画面の表示を行なっ
ていた。
このことは、それだけプロセッサの表示画面制御に関す
る時間が増すこととなり、本来の処理が遅くなってしま
う欠点を有していた。
る時間が増すこととなり、本来の処理が遅くなってしま
う欠点を有していた。
本発明の目的は、プロセッサに画面の矩形領域転送をさ
せることなく、簡単なハードウェア構成にてマルチ画面
制御が行なえる方式を提供することにある。
せることなく、簡単なハードウェア構成にてマルチ画面
制御が行なえる方式を提供することにある。
本発明のマルチ画面表示方式は、表示部画面に表示する
内容を記憶するフレームメモリと、このフレームメモリ
から出力された信号をビデオ信号に変換するビデオ変換
部とを備えるマルチ画面表示ｔｎ方式において、前記フ
レームメモリの表示開始位置を前記画面の表示位置に対
応して記憶しているマルチ画面表示制御メモリを有して
いる。
内容を記憶するフレームメモリと、このフレームメモリ
から出力された信号をビデオ信号に変換するビデオ変換
部とを備えるマルチ画面表示ｔｎ方式において、前記フ
レームメモリの表示開始位置を前記画面の表示位置に対
応して記憶しているマルチ画面表示制御メモリを有して
いる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
表示部５に対する基本的なタイミング及び画面の物理的
な電子ビームスポートに対してカウントしている基本タ
イミング発生回路１と、それから入力される画面位置情
報に対応してその位置に表示内容を記憶するフレームメ
モリ３のアドレス情報を記憶しているマルチ画面表示制
御メモリ２とが用意されている。
な電子ビームスポートに対してカウントしている基本タ
イミング発生回路１と、それから入力される画面位置情
報に対応してその位置に表示内容を記憶するフレームメ
モリ３のアドレス情報を記憶しているマルチ画面表示制
御メモリ２とが用意されている。
フレームメモリ３の出力はビデオ変換回路４に入力され
表示部５に表示される。
表示部５に表示される。
マルチ画面制御メモリ２とフレームメモリ３はプロセッ
サのバス６を介してプロセッサから自由に内容を変更で
きる。
サのバス６を介してプロセッサから自由に内容を変更で
きる。
第２図にマルチ画面制御メモリ２とフレームメモリ３と
表示画面との対応を示す。第２図を参照してさらに詳細
に説明する。
表示画面との対応を示す。第２図を参照してさらに詳細
に説明する。
第２図は、マルチ画面制御メモリが２１にて示すように
４×４のモトリクス状に画面を分割している場合の例を
示している。
４×４のモトリクス状に画面を分割している場合の例を
示している。
マルチ画面数は２で、その表示画面はそれぞれ２２．２
３のように全て０又は１が表示されているものとする。
３のように全て０又は１が表示されているものとする。
２１の内容に丸印が書かれているところは有効データを
示しく詳細は第３図に示す）丸印のないところは単に次
のアドレスのデータを画面に表示する意味を示す。
示しく詳細は第３図に示す）丸印のないところは単に次
のアドレスのデータを画面に表示する意味を示す。
２１．２２．２３にて示したデータがら、画面には例え
ば２４に示すようにマルチ画面が表示される。
ば２４に示すようにマルチ画面が表示される。
第３図に、マルチ画面表示制御メモリ２の第２図で示し
た１つづの格子に相当するメモリ構成を示す。
た１つづの格子に相当するメモリ構成を示す。
３１は１つの格子に相当するメモリ構成に対応する。３
２はフレームメモリ３へのアクセス指示であり、第２図
における２１の丸印がついなところがここに指示ありで
あることと同じである。
２はフレームメモリ３へのアクセス指示であり、第２図
における２１の丸印がついなところがここに指示ありで
あることと同じである。
３３はそのときのフレームメモリ３のアクセスアドレス
を示す。
を示す。
このようにすることにより、フレームメモリ３が表示専
用メモリであれば、アクセス指示時のみフレームメモリ
３が表示アクセスされることとなり、表示フレームメモ
リのアクセス競合も減ることとなる。
用メモリであれば、アクセス指示時のみフレームメモリ
３が表示アクセスされることとなり、表示フレームメモ
リのアクセス競合も減ることとなる。
以上説明したように本発明は、従来プロセッサがマルチ
ウィンド表示する為フレームメモリ内のメモリとメモリ
との間の転送を行なっていたことを行なわせることなく
、マルチ画面制御メモリの表示アクセス指示とアクセス
アドレスを指定することでハードウェアが自動的にマル
チウィンド化することにより、プロセッサの負荷を軽減
できる効果がある。
ウィンド表示する為フレームメモリ内のメモリとメモリ
との間の転送を行なっていたことを行なわせることなく
、マルチ画面制御メモリの表示アクセス指示とアクセス
アドレスを指定することでハードウェアが自動的にマル
チウィンド化することにより、プロセッサの負荷を軽減
できる効果がある。
２の内容を説明するための図である。
１・・・基本タイミング発生回路、２・・・マルチ画面
表示制御メモリ、３・・・フレームメモリ、４・・・ビ
デオ変換回路、５・・・表示部、６・・・バス。
表示制御メモリ、３・・・フレームメモリ、４・・・ビ
デオ変換回路、５・・・表示部、６・・・バス。
Claims (1)
- 表示部画面に表示する内容を記憶するフレームメモリと
、このフレームメモリから出力された信号をビデオ信号
に変換するビデオ変換部とを備えるマルチ画面表示方式
において、前記フレームメモリの表示開始位置を前記画
面の表示位置に対応して記憶しているマルチ画面表示制
御メモリを有することを特徴とするマルチ画面表示方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334328A JPH03192293A (ja) | 1989-12-21 | 1989-12-21 | マルチ画面表示方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1334328A JPH03192293A (ja) | 1989-12-21 | 1989-12-21 | マルチ画面表示方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03192293A true JPH03192293A (ja) | 1991-08-22 |
Family
ID=18276129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1334328A Pending JPH03192293A (ja) | 1989-12-21 | 1989-12-21 | マルチ画面表示方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03192293A (ja) |
-
1989
- 1989-12-21 JP JP1334328A patent/JPH03192293A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4663619A (en) | Memory access modes for a video display generator | |
| EP0658858B1 (en) | Graphics computer | |
| US4626839A (en) | Programmable video display generator | |
| US4581611A (en) | Character display system | |
| JPH03192293A (ja) | マルチ画面表示方式 | |
| JP2609628B2 (ja) | メモリアドレス制御装置 | |
| JPH06343142A (ja) | 画像表示装置 | |
| JP2002258827A (ja) | 画像表示装置 | |
| JP2626294B2 (ja) | カラー画像処理装置 | |
| JPS644187B2 (ja) | ||
| JPH02188787A (ja) | カーソル表示制御装置 | |
| JP3265791B2 (ja) | Ｏｈｐ用表示装置 | |
| JP3124166B2 (ja) | Ｖｒａｍの表示アドレス演算回路 | |
| JPH0268672A (ja) | 画像処理プロセッサのアドレス発生部 | |
| KR920008274B1 (ko) | 그래픽 시스템의 16/256 컬러 스위칭 장치 | |
| JPH0528839B2 (ja) | ||
| JPS5866991A (ja) | カ−ソル表示制御方式 | |
| JPH09251545A (ja) | 画像処理装置 | |
| JPH11184450A (ja) | 画像処理装置 | |
| JPS6152474B2 (ja) | ||
| JPH01276196A (ja) | 画像表示制御装置 | |
| JPS62272321A (ja) | 表示方式 | |
| JPH04156587A (ja) | マルチウィンド表示方式 | |
| JPS6382555A (ja) | 半導体装置 | |
| JPH02154296A (ja) | 映像情報スクロール方式 |