JPH03179941A - アナログ装置からディジタル装置への通信を行なうために、アナログ―ディジタル変換装置とともに使用するのに適応できる装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、アナログ装置とディジタル装置との間の通
信を行なうために、アナログ−ディジタル変換装置とと
もに使用するのに適応できる通信インタフェース装置に
向けられる。特に、その好ましい実施例の中で、この発
明は、電話のような音声帯域装置と、データ処理装置と
の間で通信を行なうのに使用される。

この発明は、アナログ−ディジタル変換装置からディジ
タル信号を受け、それら入来ディジタル信号をデシメー
ト（ｄｅ　ｃ　ｉｍａ　ｔ　ｅ）して、受信入来ディジ
タル信号を表わすデシメートされた入来ディジタル信号
を生じる。デシメートされた入来ディジタル信号は、デ
ータ処理装置により認識できる。

この発明のようなインタフェース装置の製造では、アナ
ログ−ディジタル変換回路により発生される信号のデシ
メーションの異なった数の反復を行なうために、別の回
路設計がしばしば利用される。このようなさまざまに有
能なデシメーション回路を設計する工学的努力の重複が
しばしばある。

このような重複した工学的努力は、本質的に、まったく
新しい回路と同じだけの設計努力および費用を伴う、そ
れぞれ新しく設計されたディジタル信号処理回路をもた
らす。

この発明は、さまざまに有能なディジタル信号処理回路
を設計する工学的努力の重複の費用のいくらかを克服す
るために設計される。

発明の概要 この発明は、アナログ装置とディジタル装置との間の通
信を行なうためにアナログ−ディジタル変換装置ととも
に使用するのに適応できる装置であり、アナログ−ディ
ジタル変換装置から受けられる入来ディジタル信号をデ
シメートするためのディジタル信号処理回路を有し、デ
シメートされた入来ディジタル信号をディジタル装置に
与える。

ディジタル信号処理回路は複数個のモジュールからなり
、これらはその複数個のモジュールの特定されたセット
が特定された数のデシメーションの反復を行なうように
構成される。モジュールはさらに、デシメーションの反
復を増加するために付加的なモジュールがモジュールの
特定されたセットに加えられてもよいように設計される
。

それゆえに、この発明の１つの目的は、十分な異なるシ
ステム要求を促進するためにモジュール′式に構成され
、アナログ装置とディジタル装置との間の通信を行なう
際に使用するのに適応できる装置を提供することである
。

この発明のさらなる目的は、工学的設計努力を節約して
その製造が達成でき、アナログ装置とディジタル装置と
の間の通信を行なう際に利用するのに適応できる装置を
提供することである。

この発明のまたさらなる目的は、さまざまのシステム要
求に適合させるのに費用がかからず、アナログ装置とデ
ィジタル装置との間の通信を行なう際に利用するのに適
応できる装置を提供することである。

この発明のまたさらなる目的および特徴は、この発明の
好ましい実施例を図示した添付の図面と関連して読まれ
ると、明細書および前掲の特許請求の範囲より明らかに
なるであろう。

好ましい実施例の説明 この発明の好ましい実施例が用いられる環境は、第１図
の概略システムブロック図に示される。

第１図において、電話音声機器のようなアナログ装置１
２は、アナログ−ディジタル回路１４に０ 接続される。典型的には、アナログ装置１２は、おおよ
そ３００Ｈｚから３．４ＫＨｚの可聴周波数範囲で動作
する。アナログ−ディジタル回路１４は、アナログ装置
１２からライン１６を経て伝えられる入来アナログ信号
をサンプリングする。

アナログ−ディジタル回路１４のサンプル速度は、好ま
しい実施例では、おおよそ２ＭＨｚである。

いくつかの利益がアナログ−ディジタル回路１４による
高周波数サンプリングによって受けられ、たとえば、こ
の発明が集積回路、すなわち、シリコンチップ構成とし
て構成されると、動作のより高い周波数がこの発明の構
成要素のより接近した間隔を許容し、また、高周波数サ
ンプリングが入来アナログ信号のより正確なディジタル
表現を許容する。

アナログ−ディジタル回路１４は、ライン１６で受けら
れる入来アナログ信号を入来ディジタル信号に変換し、
その入来ディジタル信号を、ライン２０を経てデシメー
ション回路１８に伝える。

デシメーション回路１８は、ライン２０で入来デ１ インタル信号を受け、その信号にデシメーション動作を
行ない、ライン２２にデシメートされた入来ディジタル
信号を出力する。好ましい実施例では、入来するデシメ
ートされたディジタル信号はおおよそ１６ＫＨｚの周波
数で発生するか、その周波数はなお、シリコンチップ構
造における構成要素の高周波数の密な間隔と、入来アナ
ログ信号のディジタル表現の高分解能との利益の獲得を
可能にする。入来するデシメートされたディジタル信号
は、ライン２２を経てディジタル装置２４に与えられる
。ディジタル装置２４は、通常、データ処理装置または
コンピユータ化された通信スイッチング装置のような装
置である。

この発明の好ましい実施例の電気的概略図が第２図に示
される。

この発明の好ましい実施例を説明する際の明瞭さのため
に、この説明全体を通して同じ要素は同じ参照番号で表
示されるであろう。

第２図において、アナログ−ディジタル回路１４は、ア
ナログ装置（第２図に図示せず）からう２ イン１６で入来アナログ信号を受ける。さらに、アナロ
グ−ディジタル回路■４は、入来ディジタル信号をライ
ン２０ａおよびライン２０ｂを経てデシメーション回路
１８に伝える。

デシメーション回路１８は、好ましくは、ディジタル入
力回路６６、第１のディジタルセル回路６８、第２のデ
ィジタルセル回路７０、第２のディジタルセル回路７２
および出力回路９２からなる。

第１のディジタルセル回路６８は、好ましくは、マルチ
プレクサ７４から入力を受け、かつ、１ビツト加算器Ｓ
ＡＩに出力を与えるシフトレジスタＲＯ，マルチプレク
サ９６およびシフトレジスタＲＩＢからなる。プログラ
マブルロジックアレイ７８の出力はライン１００を経て
シフトレジスタＲＩＢに与えられる。マルチプレクサ９
６の出力はシフトレジスタＲＩＡに与えられる。シフト
レジスタＲＩＡの出力は、マルチプレクサ９６にフィー
ドバックされるのと同様に、マルチプレクサ１０４に与
えられる。シフトレジスタＲＩＢの出３ 力もまたマルチプレクサ１０４に与えられる。マルチプ
レクサ１０４の出力は、１ビツト加算器ＳＡ１に与えら
れるのと同様にマルチプレクサ８４に与えられる。第１
のディジタルセル回路６８の出力でもあるマルチプレク
サ８４の出力は、シフトレジスタＲＯに与えられるのと
同様に第２のディジタルセル回路７０の１ビツト加算器
ＳＡ２に与えられる。第２のディジタルセル回路７０は
、さらに、マルチプレクサ８４の出力をも受けるマルチ
プレクサ１０６を含む。シフトレジスタＲ２の出力は、
マルチプレクサ１０６にフィードバックされるのと同様
にマルチプレクサ１０８に与えられ、かつ、１ビツト加
算器ＳＡ２に与えられる。

１ビツト加算器ＳＡ２の出力はまたマルチプレクサ１０
８に与えられる。第２のディジタルセル回路７０の出力
でもあるマルチプレクサ１０８の出力は、第２のディジ
タルセル回路７２の１ビツト加算器ＳＡ３およびマルチ
プレクサ１１０に与えられる。第２のディジタルセル回
路７２ではさらに、１ビツト加算器ＳＡ３の出力がマル
チプレク４ サ１１２に与えられ、マルチプレクサ１１０の出力がシ
フトレジスタＲ３に与えられる。シフトレジスタＲ３の
出力は、マルチプレクサ１１２．１ビツト加算器ＳＡ３
およびマルチプレクサ１１０に与えられる。第２のディ
ジタルセル回路７２の出力でもある、マルチプレクサ１
１２の出力は、出力回路９２に与えられる。

特に、マルチプレクサ１１２の出力は、スケーリングさ
れた出力をシフトレジスタＲ４に与えるスケーリング副
回路↓（４に与えられる。シフトレジスタＲ４の出力は
、マルチプレクサ９４を経てライン２２を経て入力バス
２４に与えられる。

デシメーション回路↓８は、デシメートされた入来ディ
ジタル信号を、ライン２２を経てディジタル装置（第２
図には、ディジタル装置の入力バス２４のみが図示され
る）の入力バス２４に伝える。

アナログ−ディジタル回路１４は、第２図に示されるよ
うに、カウンタ４４およびディジタルアナログ変換器４
６を含む。

５ デシメーション回路１８は、アナログ−ディジタル回路
１４からライン２０ａおよびライン２０ｂを経て入来デ
ィジタル信号を受けると、以下で極めて詳細に説明され
る態様で、入来ディジタル信号をデシメートする。

ディジタル入力回路６６は、好ましくは、マルチプレク
サ７４、シフトレジスタ７６およびプログラマブルロジ
ックアレイ７８からなる。アナログ−ディジタル回路↓
４がライン２０ａおよびライン２０ｂに入来ディジタル
信号を与えると、デシメーション回路１８は、アナログ
−ディジタル回路１４からの入来ディジタル信号をデシ
メートするために適切にクロック動作される。

このように、アナログ−ディジタル回路１４からのこの
ような後続のディジタルパルスは各々、２点でディジタ
ル入力回路６６に与えられる。アナログ−ディジタル回
路１４の現カウント出力は、ライン２０ａを経てマルチ
プレクサ７４に与えられ、シフトレジスタ７６は、ライ
ン２０ｂに現われるパルス信号のヒストリを受けかつ記
憶する。

６ ディジタル入力回路６６の構造は、第１次積分器の出力
の段階的アップダウン信号特性に特定的に適合されるが
、それは、段階アップダウンが各クロックサイクルに対
して予め定められた量のものである、アナログ−ディジ
タル回路１４の好ましい実施例で用いられる。そのよう
な構造は、ハードウェアを節約し、かつ、デシメーショ
ン−補間回路を高速度で動作させるのを節約する。

例示の目的上、第２図に示されたこの発明の好ましい実
施例は、以下の伝達関数を実現する４段構造の中で実現
される１６のファクタによりデシメーションを果たす。

１／２５６　（１＋ｚ−’　）　２　（１＋ｚ−２）　
２（１＋ｚ−’　）　２　（ｌ＋ｚ−８）　２＝ＨＤ　
（ｚ）（１） たとえば、２．０４８ＭＨｚのアナログ−ディジタル回
路↓４によるサンプリング速度に対して、デシメータ（
ｄｅ　ｃ　ｉｍａ　ｔ　ｏ　ｒ）出力は１２８ＫＨｚに
なるであろう。この例示的な例の目的上、アナログ−デ
ィジタル回路１４は、６ビツトデイ７ ジタルーアナログ変換器および第１次型のシグマデルタ
変調器を用いることが仮定される。もちろん、この発明
は、より大型のディジタル−アナログ変換器およびより
高次のシグマ−デルタ変調器に対しても利用され得る。

デシメーション回路１８のアーキテクチュアは、伝達関
数を形成するために第２のディジタルセル回路７２がデ
シメーション回路１８のうちのほかのすべての部分（す
なわち、ディジタル入力回路６６、第Ｉのディジタルセ
ル回路６８および第２のディジタルセル回路７０）によ
って先行されるように、等式（１）の伝達関数が区分さ
れることを必要とする。

Ｈｏ　　（Ｚ）＝１／２５６　［Ｈ＋　ｏ　　（Ｚ）＊
Ｈ２。

（ｚ）　　コ　　　　　　　　　　　　　　　　　　　
　　　（２）ここで、Ｈ２Ｄ　（ｚ）は、第２のディジ
タルセル回路７０および第２のディジタルセル回路７２
において実現される、すなわち、等式（１）の（１＋ｚ
　−８）　２である。係数１／２５６はスケーリングフ
ァクタである。

８ それゆえに、等式（１）を等式（２）に変換すると、次
の（３）となる。

ＨＤ　（ｚ）＝１／２５６　Ｅ　（１＋ｚ−’　）　２
　（１＋ｚ−２）２　（１＋ｚ−’）２］　　（１＋ｚ
−８）（３） 等式（３）の大括弧［］中の項は、以下を生じるように
展開されてもよい。

Ｈａ　　（ｚ）＝１／２５６　［１＋２ｚ−’　＋３ｚ
２＋４ｚ’−”　＋５ｚ−４＋６ｚ−５＋７ｚ−６＋８
ｚ−７＋７ｚ−８＋６ｚ−９＋５ｚ−”　＋４ｚ−１１
＋３２−１２　＋２２−１３−１−ｚ−１４］（４） かつ、 Ｈ２ｏ　（ｚ）＝　［１＋２２−８＋ｚ−”］（５） 注釈ｚ　−Ｉｌｌは、ｍ時間期間過去の２の値を示す。

この区分方法により、ＨＩ　Ｄ　　（Ｚ）は、プログラ
マブルロジックアレイ７８および第１のディジ９ タルセル回路６８において実現され、Ｈ２Ｃ（Ｚ）は、
第２のディジタルセル回路７０および第２のディジタル
セル回路７２において実現されるであろう。

等式（４）の時間−領域実現は、次の式（６）である。

Ｖ＋　　（ｎ）＝ｘ　（ｎ）＋２ｘ　（ｎ−■）＋３ｘ
（ｎ−２）　＋−−−＋ｘ　（ｎ−１４）（６） シグマ−デルタ変調器は■次機構を用いるので、ｄｌと
して規定される、連続するカウンタ値開の差は±１だけ
となり得、すなわち、ｘ（ｎ−１）はｘ　（ｎ）よりた
だ±１だけ異なり得るし、Ｘ（ｎ−２）はｘ（ｎ−１）
よりただ±１だけ異なり得、以下同様である。

それゆえに、等式（６）の時間−領域実現は、次の式（
７）として表わされ得る。

Ｙ＋　　（ｎ）＝ｘ　（ｎ）＋２［ｘ　（ｎ）−ｄＢ　
］　＋３　　［ｘ　　（ｎ）　　　　ｄ　２　　　ｄａ
　　コ　＋−−−＋　　［ｘ　　（ｎ）ｄ、−ｄ２−・
・・−ｄ、４コ ０ （７） ここで、ｉ＝１，２、・・・、■４に対してｄｌ−±１
である。

等式（７）を展開すると、次の式（８）を生じる。

ｙ＋　　（ｎ）＝６４ｘ　（ｎ）＋６３ｄｌ　　−６１
ｄ２５８ｄ３　　５４ｄ４−４９ｄ５　４３ｄｓ　　　
３６ｄｙ　−２８ｄａ−２１ｄｇ−１５ｄ＋　ｏ−１０
ｄ＋　＋　　　６ｄ＋　２　　３ｄ＋　３　　　ｄ＋　
４（８） 因数ｄ＋はカウンタ４４の増分または減分を制御もする
アナログ−ディジタル回路１４の連続する出力を表わす
。出力ＤＩはシフトレジスタ７６に連続的にシフトされ
、かつプログラマブルロジックアレイ７８へのアドレス
として利用される。

アドレスはＤｌ４・・・Ｄｌであり、１およびＯの連続
を含み、′１”はカウントアツプ（ｄ＋＝＋１）を意味
し、“０”はカウントダウン（ｄ＋＝１）を意味する。

ここで、ｉ＝１、・・・、↓４に対してｄ＋＝＋１１ または−１であるｄ１４、・・・ｄ７、の可能な組合わ
せのすべて（すなわち、２１３通りの組合わせ）を等式
（８）に代入することにより、プログラマブルロジック
アレイ７８の内容を決定できるであろう。たとえば、次
のアドレス に対して、アナログ−ディジタル回路１４に対する連続
する出力はすべてＯであり、これはカウンタ４４を減分
させる。ｄ１４、・・・ｄ、＝−１を等式（８）に代入
すると、次の式（９）となる。

ｙ＋　　（ｎ）＝６４ｘ　（ｎ）＋４４８（９） このように、第２図に示された好ましい実施例に対して
、０・・・０、の入力アドレスを持ったプログラマブル
ロジックアレイ７８は、＋４４８の出力値を生じるであ
ろう。この結果は、ｙ＋　　（ｎ）が、ｘ（ｎ）、現在
のサンプル（マルチプレクサ７４を経てシフトレジスタ
ＲＯに与えられる）の和、プラス先行の１４サンプルす
べての和、であるこ２ とを示す。

ディジタル入力回路６６の出力が８で割られることが好
ましい。その結果、プログラマブルロジックアレイ７８
アドレスを保持するシフトレジスタ７６の８クロツクご
とにマルチプレクサ７４を経てシフトレジスタＲＯの中
へのカウンタ４４のロードが続き、６つのゼロが６４と
ｘ　（ｎ）との積（等式（８）の第１項）を生じるため
にアナログ−ディジタル回路１４出力の最下位端に加え
られる。等式（８）の残余の項はプログラマブルロジッ
クアレイ７８によって計算される。

等式（８）の項は、ＨｌＤの値を決定するために、第１
のディジタルセル回路６８の中のビット直列加算器ＳＡ
Ｉを使って加えられる。

Ｈ２Ｏ（Ｚ）の時間−領域実現は、次の式（１％式％ ） ） （１０） 時間領域において、Ｈ＋ｏ（Ｚ）は、Ｈ２Ｄ３ （ｚ）を計算する際に利用される入力である。このよう
に、実際上、時間−領域出力ｙ２　　（ｎ）は、総伝達
関数ＨＤ　　（Ｚ）の時間−領域結果である。

第２のディジタルセル回路７０．７２は、１６のサンプ
リング速度の全体にわたる減少を与えるために、別の÷
２のデシメーションを生じる。Ｈ２Ｏ（ｚ）の次に連続
する式は、次の式（１１）である。

ｙ２　　（ｎ＋１）＝ｙ、（ｎ＋２）＋２ｙ＋　　（ｎ
＋１）＋ｙ＋　　（ｎ） （１１） 等式（１０）と等式（１１）との比較は、連続するサン
プル（すなわち、Ｈ２Ｏ（Ｚ）への入力値）が、各クロ
ックサイクルが÷２のファクタによってデシメーション
を生じるように、２桁シフトアップされることを明らか
に説明する。

第１のディジタルセル回路６８、第２のディジタルセル
回路７０および第２のディジタルセル回路７２は、第３
図に示されたようにＨＤ　　（Ｚ）伝達関数を実現する
。

４ 第３図を参照して、マトリックスの列方向の分割は、Ｔ
ｏｌＴｌ、Ｔ２、・・・と線で描かれ、各期間が継続時
間における８個のクロックパルスである連続する時間期
間を示す。行方向の分割は、デシメーション−補間回路
１８の中のさまざまなレジスタＲＯ，ＲＩＡ、ＲＩＢＳ
Ｒ２、Ｒ３およびＲ４ならびにそれらの関連する直列加
算器ＳＡＩ、ＳＡ２およびＳＡ３を表わす。

したがって、第３図のマトリックスの各ボックスは、特
定の時間期間の間に特定のレジスタおよび特定の直列加
算器によって遠戚される機能を表わす。

第３図に示されるように、時間期間Ｔ、−Ｔ。

の間で、量６４ｘ（ｎ）がレジスタＲＯにロードされる
。また、第１のディジタルセル回路６８、第２のディジ
タルセル回路７０および第２のディジタルセル回路７２
はトリガされ、プログラマブルロジックアレイ７８の出
力はレジスタＲＩＢにロードされ、レジスタＲＯの内容
およびレジスタＲＩＢの内容が加えられて量ｙ１　（ｎ
）を生じる。

５ さらに時間期間Ｔ。−Ｔ１の間で、適切なタイミングで
与えられたスケーリング機能を利用しながら、量ｙ＋　
　（ｎ）は、■ビット加算器ＳＡ２によりレジスタＲ２
の内容とともに加えられ、量ｙ１（ｎ）＋２ｙ＋　　（
ｎ　　１）を生じる。さらに時間期間Ｔ、−Ｔ、の間で
、量ｙ＋　　（ｎ）　＋２ｙ＋（ｎ−１）は第２のディ
ジタルセル回路７２にシフトされ、かつ、１ビツト加算
器ＳＡ３を利用してレジスタＲ３にそのとき存在する内
容と組合わされ、結果ｙ＋　　（ｎ）＋２ｙ＋　　（ｎ
−１）＋Ｖ＋（ｎ−２）を生じる。量ｙ＋　　（ｎ）が
レジスタＲ２に残る。最終的に、期間Ｔｏ　　１では、
量ｙ１（ｎ）＋２ｙｌ　　（ｎ−１）＋ｙ＋　　（ｎ−
２）が出力回路９２のレジスタＲ４にスケール化された
フォーマットでシフトされる、すなわち÷２５６゜第２
の８個のクロックパルス期間Ｔ、−Ｔ２の間で、量６４
ｘ（ｎ）は再びレジスタＲＯにロードされ、第１のディ
ジタルセル回路６８はトリガされ、その出力がレジスタ
Ｒ２にロードされ、レジスタＲ２の内容がレジスタＲ３
にロードされる。

６ プログラマブルロジックアレイ７８内容はレジスタＲＩ
Ｂにロードされ、量ｙ＋　　（ｎ＋１）は直列ビット加
算器ＳＡＩによりレジスタＲＯの内容およびレジスタＲ
ＩＢの内容を組み合わせて計算される。このように、レ
ジスタＲ２はいまｙ＋　　（ｎ＋１）を含み、レジスタ
Ｒ３はいまｙ＋　　（ｎ）を含む。

第３の８個のクロックパルス期間、Ｔ　２　　Ｔ　３の
間で、第１のディジタルセル回路６８、第２のディジタ
ルセル回路７０および第２のディジタルセル回路７２は
トリガされ、プログラマブルロジックアレイ７８の出力
は、量ｙ＋　　（ｎ＋２）を生じるために、同時にレジ
スタＲＯにロードされた６４ｘ（ｎ）情報と組合わされ
る。直列加算器ＳＡ２は量ｙ＋　　（ｎ＋２）＋２ｙ＋
　　（ｎ＋１）を計算し、レジスタＲ２は量ｙ＋　　（
ｎ＋２）を記憶装置に保持する。直列加算器ＳＡ３は量
ｙ＋　　（ｎ＋２）　＋２ｙ＋　　（ｎ＋１）＋ｙ＋　
　（ｎ）を計算する。

直列加算器ＳＡ３の出力はその後レジスタＲ４にロード
され、時間期間Ｔ。−Ｔ、の間にレジスタ７ Ｒ４に先行してロードされた出力は、ライン２２を経て
入力バス２４に伝達される。

このように、時間期間Ｔｏ−Ｔ、の間で、等式（１０）
の形式をとったＨ２Ｃ（ｚ）の第１の値は、レジスタＲ
４にてロードされたが、それはすなわちｙ＋　　（ｎ）
＋２ｙ＋　　（ｎ−↑）＋ｙ＋（Ｒ２）であった。時間
期間Ｔ２−Ｔ３の間では、等式（１１）の形式をとった
Ｈ２Ｃ（Ｚ）の次に連続する式、すなわちＶ＋　　（ｎ
＋２）＋２ｙ＋（ｎ＋１）＋ｙ＋　　（ｎ）がレジスタ
Ｒ４にロードされ、Ｈ２Ｃ（Ｚ）の第１の値は出力回路
９２のマルチプレクサ９４を介してライン２２を経て入
力バス２４にクロック動作される。

第４図を参照して、この発明の好ましい実施例のモジュ
ラ設計を示す概略ブロック図が表わされる。第４図にお
いて、アナログ装置１２は、入来アナログ信号をライン
１６を経てアナログ−ディジタル回路１４に送る。アナ
ログ−ディジタル回路１４は、入来ディジタル信号をラ
イン２０を経てデシメーション回路１８へ通す。

８ デシメーション１８は、デシメータモジュール１９から
なる。付加的なデシメータモジュールが、所望に応じて
さらなるデシメーションを行なうために加えられてもよ
く、そのような付加的な任意のデシメータモジュールが
、第４図に、デシメータモジュール↓９ａを表わす点線
表現によって表わされる。デシメータモジュール１９は
、ディジタル入力回路６６、第１のディジタルセル回路
６８および第２のディジタルセル回路７０．７２．７３
からなる。第２のディジタルセル回路７２および７３で
示されるように、所望に応じてより大きい程度のデシメ
ーションを行なうために、所与のデシメータモジュール
１９の中の第２のディジタルセル回路が加えられてもよ
い。付加的なデシメータモジュール１９ａは、必然的に
、第２のディジタルセル回路７０ａおよび７２ａを含む
であろうが、第２のディジタルセル回路７０ａ、７２ａ
の数は、さまざまなデシメータモジュール１９．１９ａ
の間で同一である必要はない。

デシメータモジュール１９中の第２のディジタ９ ルセル回路７３の最後のものは、次のデシメータモジュ
ール１９ａの第２のディジタルセル回路７０ａに入力を
与える。

最後のデシメータモジュール１９ａの最後の第２のディ
ジタルセル回路７２ａは、出力回路９２に出力を与え、
そこから、デシメートされた入来ディジタル信号がライ
ン２２を経てディジタル装置２４に通される。

所与の詳細な図面および特定の例はこの発明の好ましい
実施例を説明するが、それらはただ例示の目的のためで
あり、この発明の装置は、開示された正確な詳細および
条件に限られるのではなく、前掲の特許請求の範囲によ
り規定されるこの発明の精神から逸脱するごとなく、さ
まざまな変更がなされてもよいということが、理解され
るべきである。

【図面の簡単な説明】

第１図は、この発明が好ましく用いられる環境の概略シ
ステムブロック図である。 第２図は、この発明の好ましい実施例の電気的０ 概略図である。 第３図は、デシメーション伝達関数の実現のためのこの
発明のデシメーション回路の時空領域マトリックス表現
である。 第４図は、この発明の好ましい実施例のモジュラ設計を
図示する概略ブロック図である。 図において、１２はアナログ装置、１４はアナログ−デ
ィジタル回路、１８はデシメーション回路、２４はディ
ジタル装置、６６はディジタル入力回路、６８は第↓の
ディジタルセル回路、７０．７２および７３は第２のデ
ィジタルセル回路、９２は出力回路、１９はデシメータ
モジュールである。

Claims (9)

【特許請求の範囲】
1. （１）アナログ装置からディジタル装置への通信を行な
   うためにアナログ−ディジタル変換装置とともに使用す
   るのに適応できる装置であって、前記アナログ−ディジ
   タル変換装置は、前記アナログ装置および当該適応でき
   る装置に作動的に接続され、前記アナログ装置から受け
   られる入来アナログ信号を、前記入来アナログ信号を表
   わす入来ディジタル信号に変換し、その適応できる装置
   は、 前記アナログ−ディジタル変換装置により与えられる入
   来ディジタル信号をデシメート（ｄｅｃｉｍａｔｅ）し
   、かつ、前記入来ディジタル信号を表わすデシメートさ
   れた入来ディジタル信号を前記ディジタル装置に与える
   ための、デシメータ（ｄｅｃｉｍａｔｏｒ）手段を含み
   、 前記デシメータ手段は、第１のデシメータモジュールお
   よび前記デシメータ手段からのディジタル出力を与える
   ための出力手段を含み、前記第１のデシメータモジュー
   ルは、ディジタル入力回路、第１のディジタルセル回路
   および少なくとも１個の第２のディジタルセル回路を含
   み、 前記少なくとも１個の第２のディジタルセル回路は直列
   に配列され、それによって、前記少なくとも１個の第２
   のディジタルセル回路の第１のものの後ろに続く各前記
   少なくとも１個の第２のディジタルセル回路が、それぞ
   れの入力として、前記少なくとも１個の第２のディジタ
   ルセル回路の最も近い先行するものの出力を受け、 前記前記ディジタル入力回路は、前記アナログ−ディジ
   タル変換装置から前記入来ディジタル信号を受け、かつ
   、前記第１のディジタルセル回路への入来するクロック
   動作された入力を生じ、前記第１のディジタルセル回路
   は、前記入来するクロック動作されたディジタル信号の
   受信に応答して、前記少なくとも１個の第２のディジタ
   ルセル回路への第１の反復デシメートされたディジタル
   信号を生じ、 前記少なくとも１個の第２のディジタルセル回路の前記
   第１のものは、第２の反復デシメートされたディジタル
   信号を、前記第１の反復デシメートされたディジタル信
   号の受信に応答して生じ、前記少なくとも１個の第２の
   ディジタルセル回路の各後続のものは、第ｎの反復デシ
   メートされたディジタル信号の受信に応答して第（ｎ＋
   １）の反復デシメートされたディジタル信号を生じ、前
   記少なくとも１個の第２のディジタルセル回路の最後の
   ものの結果は、前記第１のデシメータモジュールの出力
   であり、 前記少なくとも１個の第２のディジタルセル回路の前記
   最後のものは、それぞれの出力を前記出力手段に与える
   ように接続され、 前記出力手段は、前記デシメートされた入来ディジタル
   信号を前記ディジタル装置に与える、装置。
2. （２）前記デシメータ手段は、少なくとも１個の第２の
   デシメータモジュールをさらに含み、各前記少なくとも
   １個の第２のデシメータモジュールは、少なくとも１個
   の２次のディジタルセル回路を含み、 前記少なくとも１個の第２のデシメータモジュールは直
   列に配列され、それによって、前記少なくとも１個の第
   ２のデシメータモジュールの第１のものが、その入力と
   して前記第１のデシメータモジュールの前記出力を受け
   、かつ、前記少なくとも１個の第２のデシメータモジュ
   ールの前記第１のものの後ろに続く、各前記少なくとも
   １個の第２のデシメータモジュールが、それぞれの入力
   として、前記少なくとも１個の第２のデシメータモジュ
   ールの最も近い先行するものの出力を受け、前記少なく
   とも１個の第２のデシメータモジュールの最後のものの
   結果が、前記出力手段に接続される、請求項１に記載の
   、アナログ装置とディジタル装置との間の通信を行なう
   ためにアナログ−ディジタル変換装置とともに使用する
   のに適応できる装置。
3. （３）前記ディジタル入力回路は、前記入来するクロッ
   ク動作された入力を生じるためのシフトレジスタ／プロ
   グラマブルロジック手段を含む、請求項１に記載の、ア
   ナログ装置とディジタル装置との間の通信を行なうため
   にアナログ−ディジタル変換装置とともに使用するのに
   適応できる装置。
4. （４）前記ディジタル入力回路は、前記入来するクロッ
   ク動作された入力を生じるためのシフトレジスタ／プロ
   グラマブルロジック手段を含む、請求項２に記載の、ア
   ナログ装置とディジタル装置との間の通信を行なうため
   にアナログ−ディジタル変換装置とともに使用するのに
   適応できる装置。
5. （５）前記少なくとも１個の２次のディジタルセル回路
   は、実質的に、前記少なくとも１個の第２のディジタル
   セル回路と同じである、請求項２に記載の、アナログ装
   置とディジタル装置との間の通信を行なうためにアナロ
   グ−ディジタル変換装置とともに使用するのに適応でき
   る装置。
6. （６）前記少なくとも１個の２次のディジタルセル回路
   は、実質的に、前記少なくとも１個の第２のディジタル
   セル回路と同じである、請求項４に記載の、アナログ装
   置とディジタル装置との間の通信を行なうためにアナロ
   グ−ディジタル変換装置とともに使用するのに適応でき
   る装置。
7. （７）前記少なくとも１個の第２のディジタルセル回路
   は、２個の第２のディジタルセル回路である、請求項１
   に記載の、アナログ装置とディジタル装置との間の通信
   を行なうためにアナログ−ディジタル変換装置とともに
   使用するのに適応できる装置。
8. （８）アナログ装置とディジタル装置との間の通信を行
   なうために、アナログ−ディジタル変換装置とともに使
   用するのに適応できる装置であって、その装置は、 前記入来ディジタル信号をデシメートし、かつ、デシメ
   ートされた入来ディジタル信号を前記ディジタル装置に
   与えるディジタル信号処理手段を含み、 前記ディジタル信号処理手段は複数個のモジュールを含
   み、前記複数個のモジュールは、前記複数個のモジュー
   ルの特定されたセットが特定された数のデシメーション
   の反復を行なうように構成される、装置。
9. （９）前記複数個のモジュールの付加的なモジュールが
   、前記デシメーションの前記反復を実質的に増加するた
   めに前記特定されたセットに加えられてもよい、請求項
   ８に記載の、アナログ装置とディジタル装置との間の通
   信を行なうためにアナログ−ディジタル変換装置ととも
   に使用するのに適応できる装置。