JPH03174612A - 定電流定電圧回路 - Google Patents
定電流定電圧回路Info
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- JPH03174612A JPH03174612A JP2225041A JP22504190A JPH03174612A JP H03174612 A JPH03174612 A JP H03174612A JP 2225041 A JP2225041 A JP 2225041A JP 22504190 A JP22504190 A JP 22504190A JP H03174612 A JPH03174612 A JP H03174612A
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- G05F3/08—Regulating voltage or current wherein the variable is DC
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- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G—PHYSICS
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は定電流定電圧回路に係り、特にＭＯＳＦＥＴを
集積化した半導体集積回路における定電流定電圧回路に
関する。
集積化した半導体集積回路における定電流定電圧回路に
関する。
米国特許第４，４５４，４６７号（特開昭５８−２２４
２３号）には、第２図に示す如き基準電圧発生回路が開
示されている。
２３号）には、第２図に示す如き基準電圧発生回路が開
示されている。
すなわち、第２図の公知の基準電圧発生回路は、そのゲ
ートが共通接続されたｎチャンネルＭＯ５ＦＥＴＱ２、
Ｑ、と、ゲートとドレインとが接続されたｎチャンネル
ＭＯ８ＦＥＴＱ３ と、カレントミラー回路を構成する
ｐチャンネルＭＯ８ＦＥＴＱ４゜Ｑ５ とから構成され
ている。ｎチャンネルＭＯ３ＦＥＴ（３） Ｑ□のしきい値電圧Ｖｔｈｌは大きな値に設定され、ｎ
チャンネルＭＯ８ＦＥＴＱ２のしきい値電圧Ｖ ｔ ＋
ｌ ２は小さな値に設定されているため、しきい値電圧
差Ｖ ｔｈｅ Ｖ ｔｈ２ ＝ΔＶｔｈが出力電圧Ｖ
ｏ ｕ ｔとして出力端子Ｔ。から得られることがで
きる。
ートが共通接続されたｎチャンネルＭＯ５ＦＥＴＱ２、
Ｑ、と、ゲートとドレインとが接続されたｎチャンネル
ＭＯ８ＦＥＴＱ３ と、カレントミラー回路を構成する
ｐチャンネルＭＯ８ＦＥＴＱ４゜Ｑ５ とから構成され
ている。ｎチャンネルＭＯ３ＦＥＴ（３） Ｑ□のしきい値電圧Ｖｔｈｌは大きな値に設定され、ｎ
チャンネルＭＯ８ＦＥＴＱ２のしきい値電圧Ｖ ｔ ＋
ｌ ２は小さな値に設定されているため、しきい値電圧
差Ｖ ｔｈｅ Ｖ ｔｈ２ ＝ΔＶｔｈが出力電圧Ｖ
ｏ ｕ ｔとして出力端子Ｔ。から得られることがで
きる。
この出力端子Ｔ。から得られるしきい値電圧差ΔＶ ｉ
ｌ＋は、電源電圧ｖＤＤの電圧変動もしくは温度変動
にかかわらずほぼ一定の値となる。
ｌ＋は、電源電圧ｖＤＤの電圧変動もしくは温度変動
にかかわらずほぼ一定の値となる。
上記の従来の技術の基準電圧発生回路から発生される出
力電圧■。ｕｔ を利用して定電流を得ることを本発明
者等が検討したところ、下記の如き問題点が生じること
が明らかとなった。
力電圧■。ｕｔ を利用して定電流を得ることを本発明
者等が検討したところ、下記の如き問題点が生じること
が明らかとなった。
すなわち、第２図の基準電圧発生回路の出力端子Ｔ。の
出力電圧■。Ｕ、をｎチャンネルＭＯ３ＦＥＴＱ６のゲ
ートに印加し、このＭＯ８ＦＥＴＱ、のソースを接地す
ることにより、このＭＯ８ＦＥＴＱ６のドレインに定電
流ＩＱ、を流すことができる。
出力電圧■。Ｕ、をｎチャンネルＭＯ３ＦＥＴＱ６のゲ
ートに印加し、このＭＯ８ＦＥＴＱ、のソースを接地す
ることにより、このＭＯ８ＦＥＴＱ６のドレインに定電
流ＩＱ、を流すことができる。
しかしながら、温度変化に伴ってＭＯ８ＦＥＴＱ６ の
特性が変化し、その結果このＭＯＳＦＥＴ（４） Ｑ６ のドレイン電流ＩＱ６の値が変動すると言うもの
である。
特性が変化し、その結果このＭＯＳＦＥＴ（４） Ｑ６ のドレイン電流ＩＱ６の値が変動すると言うもの
である。
本発明は本願発明者等のかかる検討結果を基にしてなさ
れたものであり、その目的とするところは温度依存性の
小さい定電流定電圧回路を提供することにある。
れたものであり、その目的とするところは温度依存性の
小さい定電流定電圧回路を提供することにある。
本発明の代表的な実施形態による定電流定電圧回路は、
（１）そのゲートが共通接続された第１と第２のＭＯＳ
ＦＥＴ（Ｑ１、Ｑ２）と、 （２）そのドレイン・ソース経路が上記第２のＭＯＳ
Ｆ Ｅ Ｔ（Ｑ２）のソースに接続された第３のＭＯＳ
Ｆ Ｅ Ｔ（Ｑ３）と、 （３）その入力とその出力とが上記第２のＭＯＳＦＥＴ
（Ｑ２）のドレインと」ユ記第１のＭＯ３ＦＥ、Ｔ（Ｑ
ｌ）のドレインとにそれぞれ接続されたカレン１へミラ
ー回路（Ｑ２、Ｑ５）とを具備してなり、上記第１のＭ
ＯＳＦＥＴ（Ｑ、）のゲートとドレインとが接続され、 （５） 上記第３のＭＯＳＦＥＴ（Ｑ３）が線形領域で動作する
如く上記第３のＭＯＳ Ｆ Ｅ Ｔ（Ｑ３）のゲートは
所定の動作電位点（ＶＤＤ）に接続され、上記第２と第
３のＭＯＳ Ｆ Ｅ Ｔ（Ｑ２．Ｑ３）のチャンネル長
（Ｌ２．Ｌ３）およびチャンネル幅（Ｗ２゜Ｗ、）によ
る第１の係数（Ｗ３Ｌ２／ Ｌ３Ｗ２）は所定値以下の
値に設定されている。
ＦＥＴ（Ｑ１、Ｑ２）と、 （２）そのドレイン・ソース経路が上記第２のＭＯＳ
Ｆ Ｅ Ｔ（Ｑ２）のソースに接続された第３のＭＯＳ
Ｆ Ｅ Ｔ（Ｑ３）と、 （３）その入力とその出力とが上記第２のＭＯＳＦＥＴ
（Ｑ２）のドレインと」ユ記第１のＭＯ３ＦＥ、Ｔ（Ｑ
ｌ）のドレインとにそれぞれ接続されたカレン１へミラ
ー回路（Ｑ２、Ｑ５）とを具備してなり、上記第１のＭ
ＯＳＦＥＴ（Ｑ、）のゲートとドレインとが接続され、 （５） 上記第３のＭＯＳＦＥＴ（Ｑ３）が線形領域で動作する
如く上記第３のＭＯＳ Ｆ Ｅ Ｔ（Ｑ３）のゲートは
所定の動作電位点（ＶＤＤ）に接続され、上記第２と第
３のＭＯＳ Ｆ Ｅ Ｔ（Ｑ２．Ｑ３）のチャンネル長
（Ｌ２．Ｌ３）およびチャンネル幅（Ｗ２゜Ｗ、）によ
る第１の係数（Ｗ３Ｌ２／ Ｌ３Ｗ２）は所定値以下の
値に設定されている。
第３のＭＯＳＦＥＴ（Ｑ３）のゲートは所定の電位点（
ＶＤＤ）に接続されることにより第３のＭＯＳＦＥＴ（
Ｑ、）が線形領域で動作し、係数（Ｗ３Ｌ２／ Ｌ３Ｗ
２）は所定値以下の値に設定されているため、第３のＭ
ＯＳＦＥＴ（Ｑｈ）は高抵抗として動作する。
ＶＤＤ）に接続されることにより第３のＭＯＳＦＥＴ（
Ｑ、）が線形領域で動作し、係数（Ｗ３Ｌ２／ Ｌ３Ｗ
２）は所定値以下の値に設定されているため、第３のＭ
ＯＳＦＥＴ（Ｑｈ）は高抵抗として動作する。
この高抵抗として動作する第３のＭＯＳＦＥＴ（Ｑ３）
にそのソースが接続された第２のＭＯＳＦＥＴ（Ｑ２）
のゲート・ソース間にはそのしきい値電圧Ｖｉ＋、以下
の電圧が印加されるので、この第２のＭＯＳＦＥＴ（Ｑ
２）は微小電流を流すところの所謂サブスレッシュホー
ルド領域で動作する。
にそのソースが接続された第２のＭＯＳＦＥＴ（Ｑ２）
のゲート・ソース間にはそのしきい値電圧Ｖｉ＋、以下
の電圧が印加されるので、この第２のＭＯＳＦＥＴ（Ｑ
２）は微小電流を流すところの所謂サブスレッシュホー
ルド領域で動作する。
（６）
サブスレッシュホールド領域で動作する第２のＭＯＳＦ
ＥＴ（Ｑ、）に流れる電流は温度上昇に伴って増加しよ
うとするが、第２のＭＯＳＦＥＴ（Ｑ２）の１−レイン
・ソース経路にその１−レイン・ソース経路が直列接続
された第３のＭＯＳＦＥＴ（Ｑ３）はそのサブスレッシ
ュホールド領域の外の大電流動作領域で動作するため、
大電流動作領域で動作するこの第３のＭＯＳＦＥＴ（Ｑ
、）に流れる電流は温度上昇に伴って減少しようとする
。この様に、そのドレイン・ソース経路が直列接続され
た第２のＭＯＳ Ｆ Ｅ Ｔ（Ｑ２）と第３のＭＯＳＦ
ＥＴ（Ｑ３）の電流の温度依存性が互いに相殺するため
、この第２のＭＯＳ Ｆ Ｅ Ｔ（Ｑ２）と第３のＭＯ
ＳＦＥＴ（Ｑ３）との直列経路に流れる電流は温度変化
に係らずほぼ一定に保たれることができる。
ＥＴ（Ｑ、）に流れる電流は温度上昇に伴って増加しよ
うとするが、第２のＭＯＳＦＥＴ（Ｑ２）の１−レイン
・ソース経路にその１−レイン・ソース経路が直列接続
された第３のＭＯＳＦＥＴ（Ｑ３）はそのサブスレッシ
ュホールド領域の外の大電流動作領域で動作するため、
大電流動作領域で動作するこの第３のＭＯＳＦＥＴ（Ｑ
、）に流れる電流は温度上昇に伴って減少しようとする
。この様に、そのドレイン・ソース経路が直列接続され
た第２のＭＯＳ Ｆ Ｅ Ｔ（Ｑ２）と第３のＭＯＳＦ
ＥＴ（Ｑ３）の電流の温度依存性が互いに相殺するため
、この第２のＭＯＳ Ｆ Ｅ Ｔ（Ｑ２）と第３のＭＯ
ＳＦＥＴ（Ｑ３）との直列経路に流れる電流は温度変化
に係らずほぼ一定に保たれることができる。
従来技術の第２図のＭＯＳＦＥＴ（Ｑ３）はそのゲート
・ドレイン短絡接続の故に飽和領域で動作するのに対し
て、本発明の第３のＭＯＳＦＥＴ（Ｑ３）は上述のよう
に線形領域でまた高抵抗として動作することに大きな特
徴を有する。
・ドレイン短絡接続の故に飽和領域で動作するのに対し
て、本発明の第３のＭＯＳＦＥＴ（Ｑ３）は上述のよう
に線形領域でまた高抵抗として動作することに大きな特
徴を有する。
（７）
本発明のその他の特徴と他の目的は、以下の実施例から
明らかとなろう。
明らかとなろう。
以下、本発明の実施例を図面に沿って詳細に説明する。
第上図は本発明の一実施例による定電流定電圧回路であ
る。第１図においては、第１と第２のｎチャンネルＭＯ
８ＦＥＴＱ１．Ｑ２のゲートは共通接続され、第１のｎ
チャンネルＭＯ８ＦＥＴＱ１のゲートとドレインとは接
続され、第１のｎチャンネ／Ｌ／ＭＯ８ＦＥＴＱ、（７
）／−、Ｘは接地電圧ＧＮＤに接続され、第２のＭＯ８
ＦＥＴＱ２のソースは第３のｎチャンネルＭＯ３ＦＥＴ
Ｑ３のドレインに接続され、第３のＭＯ８ＦＥＴＱ３の
ゲートは電源電圧ＶＤＤに接続され、第３のＭＯ８ＦＥ
ＴＱ３のソースは接地電圧ＧＮＤに接続され、カレント
ミラー回路Ｑ４．Ｑ５の入力とその出力とは第２のＭＯ
８ＦＥＴＱ２のドレインと第↓のＭＯＳＦＥＴ Ｑ。
る。第１図においては、第１と第２のｎチャンネルＭＯ
８ＦＥＴＱ１．Ｑ２のゲートは共通接続され、第１のｎ
チャンネルＭＯ８ＦＥＴＱ１のゲートとドレインとは接
続され、第１のｎチャンネ／Ｌ／ＭＯ８ＦＥＴＱ、（７
）／−、Ｘは接地電圧ＧＮＤに接続され、第２のＭＯ８
ＦＥＴＱ２のソースは第３のｎチャンネルＭＯ３ＦＥＴ
Ｑ３のドレインに接続され、第３のＭＯ８ＦＥＴＱ３の
ゲートは電源電圧ＶＤＤに接続され、第３のＭＯ８ＦＥ
ＴＱ３のソースは接地電圧ＧＮＤに接続され、カレント
ミラー回路Ｑ４．Ｑ５の入力とその出力とは第２のＭＯ
８ＦＥＴＱ２のドレインと第↓のＭＯＳＦＥＴ Ｑ。
のドレインとにそれぞれ接続されている。
第１のＭＯ８ＦＥＴＱ□のチャンネル長Ｌ□と（８）
第２のＭＯ８ＦＥＴＱ２のチャンネル長Ｌ２ とは互い
に等しい値に設定され、第２のＭＯ８ＦＥＴＱ２のチャ
ンネル幅Ｗ２は第１のＭＯ８ＦＥＴＱ工のチャンネル幅
Ｗ□のに倍（１，０又は１０ｏ）に設定されている。
に等しい値に設定され、第２のＭＯ８ＦＥＴＱ２のチャ
ンネル幅Ｗ２は第１のＭＯ８ＦＥＴＱ工のチャンネル幅
Ｗ□のに倍（１，０又は１０ｏ）に設定されている。
第１と第２のＭＯ８ＦＥＴＱ１．、Ｑ２のチャンネル幅
（Ｗ１、Ｗ２）およびチャンネル長（Ｌ工、Ｌ２）によ
るこの第２の係数Ｋ（＝Ｗ２Ｌ１／Ｗ１Ｌ、）は、後に
詳細に説明するように、本発明の実施例において重要な
意味を有するものである。
（Ｗ１、Ｗ２）およびチャンネル長（Ｌ工、Ｌ２）によ
るこの第２の係数Ｋ（＝Ｗ２Ｌ１／Ｗ１Ｌ、）は、後に
詳細に説明するように、本発明の実施例において重要な
意味を有するものである。
エンハンスメント型のｎチャンネル第３のＭＯ８ＦＥＴ
Ｑ３のゲートが電源電圧ＶＤＤに接続されているため、
この第３のＭＯ８ＦＥＴＱ３が線形領域で動作する。
Ｑ３のゲートが電源電圧ＶＤＤに接続されているため、
この第３のＭＯ８ＦＥＴＱ３が線形領域で動作する。
さらに、第２のＭＯ８ＦＥＴＱ２のチャンネル長Ｌ２、
第３のＭＯ３ＦＥＴＱ３のチャンネル長Ｌ３、第２のＭ
Ｏ８ＦＥＴＱ２のチャンネル幅Ｗ２、第３のＭＯ８ＦＥ
ＴＱ３のチャンネル幅Ｗ３ による第↑の係数（Ｗ３Ｌ
２／ Ｌ、Ｗ２）は所定値以下の値に設定されているた
め、この第３の（Ｑ） ＭＯ８ＦＥＴＱ３は高抵抗として動作することとなる。
第３のＭＯ３ＦＥＴＱ３のチャンネル長Ｌ３、第２のＭ
Ｏ８ＦＥＴＱ２のチャンネル幅Ｗ２、第３のＭＯ８ＦＥ
ＴＱ３のチャンネル幅Ｗ３ による第↑の係数（Ｗ３Ｌ
２／ Ｌ、Ｗ２）は所定値以下の値に設定されているた
め、この第３の（Ｑ） ＭＯ８ＦＥＴＱ３は高抵抗として動作することとなる。
カレントミラー回路を構成する第４と第５のｐチャンネ
ルＭＯ８ＦＥＴＱ４．Ｑ、のチャンネル長Ｌ４．Ｌ５は
互いに等しい値に設定され、第４と第５のｐチャンネル
ＭＯ８ＦＥＴＱ４．Ｑ、のチャンネル幅Ｗ４．Ｗ、は互
いに等しい値に設定されている。また、第４のＭＯ８Ｆ
ＥＴＱ４のゲートとドレインとが接続されることによっ
て、第４のＭＯ８ＦＥＴＱ４のドレイン・ソース経路に
流れる電流に比例する電圧が第４のＭＯ８ＦＥＴＱ４の
ソース・ゲート間に発生する。この電圧は第５のＭＯ８
ＦＥＴＱ５のソース・ゲート間に印加されるため、第４
のＭＯ８ＦＥＴＱ、のドレイン・ソース経路に流れる電
流と等しい電流が第５のＭＯ８ＦＥＴＱ５のドレイン・
ソース経路に流れることになる。
ルＭＯ８ＦＥＴＱ４．Ｑ、のチャンネル長Ｌ４．Ｌ５は
互いに等しい値に設定され、第４と第５のｐチャンネル
ＭＯ８ＦＥＴＱ４．Ｑ、のチャンネル幅Ｗ４．Ｗ、は互
いに等しい値に設定されている。また、第４のＭＯ８Ｆ
ＥＴＱ４のゲートとドレインとが接続されることによっ
て、第４のＭＯ８ＦＥＴＱ４のドレイン・ソース経路に
流れる電流に比例する電圧が第４のＭＯ８ＦＥＴＱ４の
ソース・ゲート間に発生する。この電圧は第５のＭＯ８
ＦＥＴＱ５のソース・ゲート間に印加されるため、第４
のＭＯ８ＦＥＴＱ、のドレイン・ソース経路に流れる電
流と等しい電流が第５のＭＯ８ＦＥＴＱ５のドレイン・
ソース経路に流れることになる。
従って、第４のＭＯ８ＦＥＴＱ、のドレインと第５のＭ
Ｏ８ＦＥＴＱ５のドレインとはそれぞれカレン１へミラ
ー回路の入力と出力として動作する（１０） ことになり、入力に流れる電流■。と等しい電流■ｏが
出力に流れる。
Ｏ８ＦＥＴＱ５のドレインとはそれぞれカレン１へミラ
ー回路の入力と出力として動作する（１０） ことになり、入力に流れる電流■。と等しい電流■ｏが
出力に流れる。
従って、高抵抗として動作する第３のＭＯＳＦＥＴＱ３
にそのソースが接続された第２のＭＯ８ＦＥＴＱ２はサ
ブスレッシュホールド領域で動作するので、この第２の
ＭＯ８ＦＥＴＱ２に流れる電流■。は微小電流となる。
にそのソースが接続された第２のＭＯ８ＦＥＴＱ２はサ
ブスレッシュホールド領域で動作するので、この第２の
ＭＯ８ＦＥＴＱ２に流れる電流■。は微小電流となる。
この微小電流■。と等しい電流がカレントミラー回路（
Ｑ４．Ｑ５）の出力に接続された第１のＭＯＳＦＥＴＱ
□に流されるため、この第１のＭＯ８ＦＥＴＱ、もサブ
スレッシュホールド領域で動作することとなる。
Ｑ４．Ｑ５）の出力に接続された第１のＭＯＳＦＥＴＱ
□に流されるため、この第１のＭＯ８ＦＥＴＱ、もサブ
スレッシュホールド領域で動作することとなる。
サブスレッシュホールド領域で動作する第２のＭＯ８Ｆ
ＥＴＱ２に流れる電流は温度上昇に伴って増加しようと
するが、第２のＭＯ８ＦＥＴＱ２のドレイン・ソース経
路にそのドレイン・ソース経路が直列接続された第３の
ＭＯ８ＦＥＴＱ、はそのサブスレッシュホールド領域の
外の大電流動作領域で動作するため、大電流動作領域で
動作するこの第３のＭＯＳＦＥＴ（Ｑ３）に流れる電流
は温度上昇に伴って減少しようとする。この様に、（１
１） そのドレイン・ソース経路が直列接続された第２のＭＯ
ＳＦＥＴＱ２と第３のＭＯ８ＦＥＴＱ３の電流の温度依
存性が互いに相殺するため、この第２のＭＯ８ＦＥＴＱ
２．！：第３（７）ＭＯ８ＦＥＴＱ。
ＥＴＱ２に流れる電流は温度上昇に伴って増加しようと
するが、第２のＭＯ８ＦＥＴＱ２のドレイン・ソース経
路にそのドレイン・ソース経路が直列接続された第３の
ＭＯ８ＦＥＴＱ、はそのサブスレッシュホールド領域の
外の大電流動作領域で動作するため、大電流動作領域で
動作するこの第３のＭＯＳＦＥＴ（Ｑ３）に流れる電流
は温度上昇に伴って減少しようとする。この様に、（１
１） そのドレイン・ソース経路が直列接続された第２のＭＯ
ＳＦＥＴＱ２と第３のＭＯ８ＦＥＴＱ３の電流の温度依
存性が互いに相殺するため、この第２のＭＯ８ＦＥＴＱ
２．！：第３（７）ＭＯ８ＦＥＴＱ。
との直列経路に流れる電流工。は温度変化に係らずほぼ
一定に保たれることができる。
一定に保たれることができる。
従って、第１と第２のｎチャンネルＭＯ３ＦＥＴＱよ。
Ｑ２の共通接続ゲートを出力端子Ｔ。とすると、この出
力端子Ｔ。に発生する電圧Ｖ。ｕｔは電源電圧ＶＤＤの
変動にも係らずほぼ一定となる。従って、この出力端子
Ｔ。の出力電圧Ｖ ｏ ｕ ｔ をｎチャンネルＭＯ８
ＦＥＴＱ、のゲートに印加し、このＭＯＳＦＥＴＱ６の
ソースを接地することにより、このＭＯＳＦＥＴＱ、の
ドレインに定電流ＩＱ２、を流すことができる。
力端子Ｔ。に発生する電圧Ｖ。ｕｔは電源電圧ＶＤＤの
変動にも係らずほぼ一定となる。従って、この出力端子
Ｔ。の出力電圧Ｖ ｏ ｕ ｔ をｎチャンネルＭＯ８
ＦＥＴＱ、のゲートに印加し、このＭＯＳＦＥＴＱ６の
ソースを接地することにより、このＭＯＳＦＥＴＱ、の
ドレインに定電流ＩＱ２、を流すことができる。
第３図は、電源電圧ｖＤＤを３ポル１へとした第１図の
定電流定電圧回路において、第２の係数Ｋ（＝ｗｚｒ−
□／Ｗ１Ｌ２）を１０又は１００とした場合に、第１の
係数（Ｗ ３ Ｌ ２ ／ Ｌ ３ Ｗ ２ ）を変化
させた時の電流■。の温度依存性ΔＩｏ／Ｉ。／ΔＴ（
％（１２） ／Ｄｅｇ）をプロットしたものである。
定電流定電圧回路において、第２の係数Ｋ（＝ｗｚｒ−
□／Ｗ１Ｌ２）を１０又は１００とした場合に、第１の
係数（Ｗ ３ Ｌ ２ ／ Ｌ ３ Ｗ ２ ）を変化
させた時の電流■。の温度依存性ΔＩｏ／Ｉ。／ΔＴ（
％（１２） ／Ｄｅｇ）をプロットしたものである。
この第３図から、電流工。の温度依存性Δ工。
／Ｉ、／ΔＴを０．４５（％／Ｄｅｇ）以下にするため
には、係数（ＷａＬ２／Ｌ３Ｗ、）は０．１ 以下の値
に設定すべきことが理解できる。
には、係数（ＷａＬ２／Ｌ３Ｗ、）は０．１ 以下の値
に設定すべきことが理解できる。
同様に、電流■。の温度依存性Δ■ｏ／■ｏ／ΔＴを０
．２５（％／Ｄｅｇ）以下にするためには、第１の係数
（Ｗ、Ｌ□／Ｌ３Ｗ２）と上記第２の係数にとの積ＫＷ
、Ｌ、／Ｌ３Ｗ２は０．１ 以下に設定すべきことが第
２の係数Ｋ（＝Ｗ２Ｌ□／Ｗ工Ｌｚ ）の１０又は１０
０の特性から理解できる。
．２５（％／Ｄｅｇ）以下にするためには、第１の係数
（Ｗ、Ｌ□／Ｌ３Ｗ２）と上記第２の係数にとの積ＫＷ
、Ｌ、／Ｌ３Ｗ２は０．１ 以下に設定すべきことが第
２の係数Ｋ（＝Ｗ２Ｌ□／Ｗ工Ｌｚ ）の１０又は１０
０の特性から理解できる。
第４図は本発明の他の実施例による定電流定電圧回路の
回路図を示し、第１図の実施例と異なるのは第３のＭＯ
８ＦＥＴＱ３のエンハンスメント型ではなくデプレッシ
ョン型であり、この型の変更に伴って第３のＭＯ８ＦＥ
ＴＱ３のゲートが接地電位ＧＮＤに接続されていること
である。
回路図を示し、第１図の実施例と異なるのは第３のＭＯ
８ＦＥＴＱ３のエンハンスメント型ではなくデプレッシ
ョン型であり、この型の変更に伴って第３のＭＯ８ＦＥ
ＴＱ３のゲートが接地電位ＧＮＤに接続されていること
である。
第５図は、′源電圧■ＤＤを３ボルトとじた第４図の定
電流定電圧回路において、第２の係数Ｋ（＝Ｗ２Ｌ１／
ＷＩＬ２）を１０又は１００とした場合（１３） に、第↓の係数（Ｗ、Ｌ２／Ｌ３Ｗ２）を変化させた時
の電流工。の温度依存性Δ１．／ Ｉｏ／ΔＴ（％／Ｄ
ｅｇ）をプロットしたものである。
電流定電圧回路において、第２の係数Ｋ（＝Ｗ２Ｌ１／
ＷＩＬ２）を１０又は１００とした場合（１３） に、第↓の係数（Ｗ、Ｌ２／Ｌ３Ｗ２）を変化させた時
の電流工。の温度依存性Δ１．／ Ｉｏ／ΔＴ（％／Ｄ
ｅｇ）をプロットしたものである。
この第５図から、電流■。の温度依存性Δ工。
／ＩＯ／ΔＴを０．４５（％／Ｄｅｇ）以下にするため
には、係数（Ｗ３Ｌ２／Ｌ３Ｗ２）は０．１ 以下の値
に設定すべきことが理解できる。
には、係数（Ｗ３Ｌ２／Ｌ３Ｗ２）は０．１ 以下の値
に設定すべきことが理解できる。
同様に、電流■。の温度依存性Δ■ｏ／Ｉｏ／ΔＴを０
．３（％／Ｄｅｇ）以下にするためには、第１の係数（
Ｗ３Ｌ、／ Ｌ３Ｗ２）と上記第２の係数にとの積ＫＷ
３Ｌ ｚ ／ Ｌ −Ｗ ２は０．４ 以下に設定す
べきことが第２の係数Ｋ（＝Ｗ２Ｌ□／Ｗ１Ｌ２）の１
０又は１００の特性から理解できる。
．３（％／Ｄｅｇ）以下にするためには、第１の係数（
Ｗ３Ｌ、／ Ｌ３Ｗ２）と上記第２の係数にとの積ＫＷ
３Ｌ ｚ ／ Ｌ −Ｗ ２は０．４ 以下に設定す
べきことが第２の係数Ｋ（＝Ｗ２Ｌ□／Ｗ１Ｌ２）の１
０又は１００の特性から理解できる。
第６図は本発明の他の実施例による定電流定電圧回路の
回路図を示しており、第１図の実施例と異なるのは、Ｍ
Ｏ８ＦＥＴＱｔ乃至Ｑ、のＩ）チャンネルとｐチャンネ
ルの導電型が逆とされているとともに、第３のＭＯ８Ｆ
Ｅ、ＴＱ３はエンハンスメント型ではなくデプレッショ
ン型であり、この型の変更に伴って第３のＭＯ８ＦＥＴ
Ｑ３のゲー（１４） トがそのソースに接続されていることと、容量ＣとＭＯ
８ＦＥＴＱ、乃至Ｑ１□から構成された起動回路がＭＯ
８ＦＥＴＱ４．Ｑ５のゲートに接続されていることであ
る。
回路図を示しており、第１図の実施例と異なるのは、Ｍ
Ｏ８ＦＥＴＱｔ乃至Ｑ、のＩ）チャンネルとｐチャンネ
ルの導電型が逆とされているとともに、第３のＭＯ８Ｆ
Ｅ、ＴＱ３はエンハンスメント型ではなくデプレッショ
ン型であり、この型の変更に伴って第３のＭＯ８ＦＥＴ
Ｑ３のゲー（１４） トがそのソースに接続されていることと、容量ＣとＭＯ
８ＦＥＴＱ、乃至Ｑ１□から構成された起動回路がＭＯ
８ＦＥＴＱ４．Ｑ５のゲートに接続されていることであ
る。
第６図の起動回路は電源ＶＤＴ）の投入直後に、容量Ｃ
の作用によって、インバータを構成するＭＯ８ＦＥＴＱ
２、Ｑ工。のゲートはハイレベルにプルアップされる。
の作用によって、インバータを構成するＭＯ８ＦＥＴＱ
２、Ｑ工。のゲートはハイレベルにプルアップされる。
その結果、このインバータＱｑ＋Ｑ□。の出力はローレ
ベルとされ、ｐチャンネルＭＯ８ＦＥＴＱ０．が導通し
て、定電流定電圧回路のＭＯ５ＦＥＴＱ２、Ｑ、にゲー
ト起動電圧が印加される。
ベルとされ、ｐチャンネルＭＯ８ＦＥＴＱ０．が導通し
て、定電流定電圧回路のＭＯ５ＦＥＴＱ２、Ｑ、にゲー
ト起動電圧が印加される。
ＭＯ８ＦＥＴＱ４．ＱＳに電流が流れ始めた後は、ＭＯ
８ＦＥＴＱ７は導通するため、インバータを構成するＭ
Ｏ８ＦＥＴＱ２、Ｑ工。のゲー１へはローレベルとされ
る。その結果、このインバータＱ９゜Ｑ ｘ ｏ の出
力はハイレベルとされ、ｐチャンネルＭＯ８ＦＥＴＱ１
、が非導通となり、この起動回路による定電流定電圧回
路の起動動作が終了する。
８ＦＥＴＱ７は導通するため、インバータを構成するＭ
Ｏ８ＦＥＴＱ２、Ｑ工。のゲー１へはローレベルとされ
る。その結果、このインバータＱ９゜Ｑ ｘ ｏ の出
力はハイレベルとされ、ｐチャンネルＭＯ８ＦＥＴＱ１
、が非導通となり、この起動回路による定電流定電圧回
路の起動動作が終了する。
第７図は本発明の実施例の定電流定電圧回路を、（１５
） 半導体メモリ装置に応用した応用例を示す図である。
） 半導体メモリ装置に応用した応用例を示す図である。
すなわち、半導体メモリ装置の集積密度を向上するため
にはメモリセルアレー６および周辺回路５を構成するＭ
ＯＳＦＥＴを微細化する必要がある。一方、ＭＯＳＦＥ
Ｔのショート・チャンネル化による微細化技術では５ボ
ルトの外部電源■ＤＤを直接メモリセルアレー６および
周辺回路５に供給することはできない。従って、５ボル
トの外部電源■ＤＤを半導体メモリ装置の内部で降圧さ
れた後、メモリセルアレー６および周辺回路５に供給す
る必要がある。
にはメモリセルアレー６および周辺回路５を構成するＭ
ＯＳＦＥＴを微細化する必要がある。一方、ＭＯＳＦＥ
Ｔのショート・チャンネル化による微細化技術では５ボ
ルトの外部電源■ＤＤを直接メモリセルアレー６および
周辺回路５に供給することはできない。従って、５ボル
トの外部電源■ＤＤを半導体メモリ装置の内部で降圧さ
れた後、メモリセルアレー６および周辺回路５に供給す
る必要がある。
第７図は、この内部降圧のために、定電流定電圧回路１
．基準電圧発生回路２．動作時用ボルテージフォロワ回
路３．待機時用ボルテージフォロワ回路４が利用されて
いる。
．基準電圧発生回路２．動作時用ボルテージフォロワ回
路３．待機時用ボルテージフォロワ回路４が利用されて
いる。
すなわち、第７図において、第６図とほぼ同様の定電流
定電圧回路１が基準電圧発生回路２のバイアス電流設定
と待機時用ボルテージフォロワ回路４のバイアス電流設
定とに利用されている。
定電圧回路１が基準電圧発生回路２のバイアス電流設定
と待機時用ボルテージフォロワ回路４のバイアス電流設
定とに利用されている。
（１６）
すなわち、定電流定電圧回路１から発生される４、５ボ
ルトの定電圧によって基準電圧発生回路２のｐチャンネ
ルＭＯ８ＦＥＴＱ□２のゲートが安定にバイアスされる
ため、３個のダイオード接続されたｎチャンネルＭＯ８
ＦＥＴＱ工３乃至ＱＩＳによって安定な１．５ボルトが
発生される。３個のｎチャンネル型のソースフォロワ・
レベルシフ１へ回路Ｑ□６乃至Ｑ Ｉ Ｉ＋のソースに
接続された３個の定電流ＭＯ８ＦＥＴＱ２、９乃至Ｑ
２１には定電流定電圧回路ｌから発生された０、５ ボ
ルトの定電圧が印加されているため、この３個のｎチャ
ンネル型のソースフォロワ・レベルシフト回路Ｑ ｉ
Ｇ乃至Ｑ□。
ルトの定電圧によって基準電圧発生回路２のｐチャンネ
ルＭＯ８ＦＥＴＱ□２のゲートが安定にバイアスされる
ため、３個のダイオード接続されたｎチャンネルＭＯ８
ＦＥＴＱ工３乃至ＱＩＳによって安定な１．５ボルトが
発生される。３個のｎチャンネル型のソースフォロワ・
レベルシフ１へ回路Ｑ□６乃至Ｑ Ｉ Ｉ＋のソースに
接続された３個の定電流ＭＯ８ＦＥＴＱ２、９乃至Ｑ
２１には定電流定電圧回路ｌから発生された０、５ ボ
ルトの定電圧が印加されているため、この３個のｎチャ
ンネル型のソースフォロワ・レベルシフト回路Ｑ ｉ
Ｇ乃至Ｑ□。
のレベルシフト電圧も安定な値に設定され、基準電圧発
生回路２から安定な３．９ ボルトの定電圧が発生され
る。
生回路２から安定な３．９ ボルトの定電圧が発生され
る。
待機時用ボルテージフォロワ回路４は、この基準電圧発
生回路２からの安定な３．９ボルトの定電圧を低出力イ
ンピーダンスでメモリセルアレー６に供給する。待機時
用ボルテージフォロワ回路４の定電流ＭＯ８ＦＥＴＱ２
４のゲートにも定電流（１７） 定電圧回路ｌから発生された０、５ ボルトの定電圧が
印加されているため、ｎチャンネル差動ＭＯ８ＦＥＴＱ
２１、Ｑ２３の動作電流が安定な値に設定される。
生回路２からの安定な３．９ボルトの定電圧を低出力イ
ンピーダンスでメモリセルアレー６に供給する。待機時
用ボルテージフォロワ回路４の定電流ＭＯ８ＦＥＴＱ２
４のゲートにも定電流（１７） 定電圧回路ｌから発生された０、５ ボルトの定電圧が
印加されているため、ｎチャンネル差動ＭＯ８ＦＥＴＱ
２１、Ｑ２３の動作電流が安定な値に設定される。
待機時用ボルテージフォロワ回路４からの安定な３．９
ボルトの定電圧は、抵抗Ｒを介して周辺回路５にも供給
される。この理由は、チップセレクト信号Ｃ８がハイレ
ベルとなることによって動作時用ボルテージフォロワ回
路３が活性化され始めた後でも、周辺回路５が速やかに
動作を開始できることを考慮したものである。この抵抗
Ｒが無限大の値であるならば、チップセレン１−信号ｃ
Ｓがハイレベルとなった後の周辺回路５の動作開始の遅
延が増大する。一方、抵抗Ｒの抵抗値が零であるならば
、周辺回路５からの雑音がメモリセルアレー６に伝達さ
れてしまう可能性がある。
ボルトの定電圧は、抵抗Ｒを介して周辺回路５にも供給
される。この理由は、チップセレクト信号Ｃ８がハイレ
ベルとなることによって動作時用ボルテージフォロワ回
路３が活性化され始めた後でも、周辺回路５が速やかに
動作を開始できることを考慮したものである。この抵抗
Ｒが無限大の値であるならば、チップセレン１−信号ｃ
Ｓがハイレベルとなった後の周辺回路５の動作開始の遅
延が増大する。一方、抵抗Ｒの抵抗値が零であるならば
、周辺回路５からの雑音がメモリセルアレー６に伝達さ
れてしまう可能性がある。
ハイレベルのチップセレン１−信号ｃＳがソースフォロ
ワｎチャンネルＭＯ８ＦＥＴＱ２、、を介して動作時用
ボルテージフォロワ回路３の定電流ＭＯ８ＦＥＴＱ３１
のゲートに印加されると、基準（１８） 電圧発生回路２からの３．９ボルト定電圧の周辺回路５
への動作時用ボルテージフォロワ回路３による供給動作
が開始する。
ワｎチャンネルＭＯ８ＦＥＴＱ２、、を介して動作時用
ボルテージフォロワ回路３の定電流ＭＯ８ＦＥＴＱ３１
のゲートに印加されると、基準（１８） 電圧発生回路２からの３．９ボルト定電圧の周辺回路５
への動作時用ボルテージフォロワ回路３による供給動作
が開始する。
本発明は上述の具体的な実施例に限定されるものではな
く、その技術思想の範囲内で種々の変形が可能であるこ
とは言うまでもない。
く、その技術思想の範囲内で種々の変形が可能であるこ
とは言うまでもない。
例えば、第↑図のカレントミラー回路（Ｑ４゜Ｑ５）は
ｐｎｐのバイポーラトランジスタに置換することも可能
である。また、このカレントミラー回路（Ｑ４． Ｑ５
）の入力電流と出力電流の比は１：ｌに限定されるもの
でなく、任意の比を採用することが可能である。
ｐｎｐのバイポーラトランジスタに置換することも可能
である。また、このカレントミラー回路（Ｑ４． Ｑ５
）の入力電流と出力電流の比は１：ｌに限定されるもの
でなく、任意の比を採用することが可能である。
本発明を応用した半導体集積回路装置は、半導体メモリ
装置に限定されるものでなく、マイクロプロセッサまた
はＣＰＵを搭載したＵＬＳＩにも適用できることも言う
までもない。
装置に限定されるものでなく、マイクロプロセッサまた
はＣＰＵを搭載したＵＬＳＩにも適用できることも言う
までもない。
本発明によれば、温度依存性の小さい定電流定電圧回路
を提供することが可能である。
を提供することが可能である。
（１９）
第１図は本発明の一実施例による定電流定電圧回路の回
路図を示し、第２図は従来技術の回路図を示し、第３図
は第上図の実施例の温度依存性を示す特性図であり、第
４図は本発明の他の一実施例による定電流定電圧回路の
回路図を示し、第５図は第４図の実施例の温度依存性を
示す特性図であり、第６図は本発明の他の一実施例によ
る定電流定電圧回路の回路図を示し、第７図は本発明の
実施例の定電流定電圧回路を、半導体メモリ装置に応用
した応用例を示す図である。
路図を示し、第２図は従来技術の回路図を示し、第３図
は第上図の実施例の温度依存性を示す特性図であり、第
４図は本発明の他の一実施例による定電流定電圧回路の
回路図を示し、第５図は第４図の実施例の温度依存性を
示す特性図であり、第６図は本発明の他の一実施例によ
る定電流定電圧回路の回路図を示し、第７図は本発明の
実施例の定電流定電圧回路を、半導体メモリ装置に応用
した応用例を示す図である。
Claims (1)
- 【特許請求の範囲】 １、定電流電圧回路は、 （１）そのゲートが共通接続された第１と第２のＭＯＳ
ＦＥＴと、 （２）そのドレイン・ソース経路が上記第２のＭＯＳＦ
ＥＴのソースに接続された第３の ＭＯＳＦＥＴと、 （３）その入力とその出力とが上記第２の ＭＯＳＦＥＴのドレインと上記第１の ＭＯＳＦＥＴのドレインとにそれぞれ接続 されたカレントミラー回路とを具備してな り、 上記第１のＭＯＳＦＥＴのゲートとドレインとが接続さ
れ、 上記第３のＭＯＳＦＥＴが線形領域で動作する如く上記
第３のＭＯＳＦＥＴのゲートは所定の動作電位点に接続
され、 上記第２と第３のＭＯＳＦＥＴのチャンネル長（Ｌ＿２
、Ｌ＿３）およびチャンネル幅（Ｗ＿２、Ｗ＿３）によ
る第１の係数（Ｗ＿３Ｌ＿２／Ｌ＿３Ｗ＿２）は所定値
以下の値に設定されてなることを特徴とする定電流定電
圧回路。 ２、上記第１の係数（Ｗ＿３Ｌ＿２／Ｌ＿３Ｗ＿２）は
０．１以下の値に設定されてなることを特徴とする請求
項１記載の定電流定電圧回路。 ３、上記第３のＭＯＳＦＥＴはエンハンスメント型であ
り、上記第１と第２のＭＯＳＦＥＴのチャンネル幅（Ｗ
＿１、Ｗ＿２）およびチャンネル長（Ｌ＿１、Ｌ＿２）
による第２の係数Ｋ（＝Ｗ＿２Ｌ＿１／Ｗ＿１Ｌ＿２）
は所定の値に設定され、上記第１の係数（Ｗ＿３Ｌ＿２
／Ｌ＿３Ｗ＿２）と上記第２の係数Ｋとの積ＫＷ＿３Ｌ
＿２／Ｌ＿３Ｗ＿２は０．１以下に設定されてなること
を特徴とする請求項１記載の定電流定電圧回路。 ４、上記第３のＭＯＳＦＥＴはデプレッシヨン型であり
、上記第１と第２のＭＯＳＦＥＴのチャンネル幅（Ｗ＿
１、Ｗ＿２）およびチャンネル長（Ｌ＿１、Ｌ＿２）に
よる第２の係数Ｋ（＝Ｗ＿２Ｌ＿１／Ｗ＿１Ｌ＿２）は
所定の値に設定され、上記第１の係数（Ｗ＿３Ｌ＿２／
Ｌ＿３Ｗ＿２）と上記第２の係数Ｋとの積ＫＷ＿３Ｌ＿
２／Ｌ＿３Ｗ＿２は０．４以下に設定されてなることを
特徴とする請求項１記載の定電流定電圧回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23156989 | 1989-09-08 | ||
| JP1-231569 | 1989-09-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03174612A true JPH03174612A (ja) | 1991-07-29 |
| JP2804162B2 JP2804162B2 (ja) | 1998-09-24 |
Family
ID=16925572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225041A Expired - Lifetime JP2804162B2 (ja) | 1989-09-08 | 1990-08-29 | 定電流定電圧回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5047706A (ja) |
| JP (1) | JP2804162B2 (ja) |
Cited By (2)
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| JP2011008438A (ja) * | 2009-06-24 | 2011-01-13 | Hajime Ando | 基準電圧発生回路 |
| JP2014149639A (ja) * | 2013-01-31 | 2014-08-21 | Lapis Semiconductor Co Ltd | 起動回路、半導体装置、及び半導体装置の起動方法 |
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| NL9001018A (nl) * | 1990-04-27 | 1991-11-18 | Philips Nv | Referentiegenerator. |
| JP2748950B2 (ja) * | 1991-12-25 | 1998-05-13 | 日本電気株式会社 | パワーオンリセット回路 |
| KR940005510B1 (ko) * | 1992-03-20 | 1994-06-20 | 삼성전자 주식회사 | 기준전류 발생회로 |
| DE4410211B4 (de) * | 1994-03-24 | 2005-07-21 | Atmel Germany Gmbh | Schaltungsanordnung zur schaltbaren Ansteuerung einer Last |
| JP3374541B2 (ja) * | 1994-08-22 | 2003-02-04 | 富士電機株式会社 | 定電流回路の温度依存性の調整方法 |
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| US5594373A (en) * | 1994-12-20 | 1997-01-14 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry with selective limited output high voltage |
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| US6788134B2 (en) | 2002-12-20 | 2004-09-07 | Freescale Semiconductor, Inc. | Low voltage current sources/current mirrors |
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-
1990
- 1990-08-29 JP JP2225041A patent/JP2804162B2/ja not_active Expired - Lifetime
- 1990-09-05 US US07/577,512 patent/US5047706A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2804162B2 (ja) | 1998-09-24 |
| US5047706A (en) | 1991-09-10 |
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