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JPH03141645A - ポリサイドによる局所的相互接続方法とその方法により製造された半導体素子 - Google Patents

ポリサイドによる局所的相互接続方法とその方法により製造された半導体素子

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Publication number
JPH03141645A
JPH03141645A JP2182535A JP18253590A JPH03141645A JP H03141645 A JPH03141645 A JP H03141645A JP 2182535 A JP2182535 A JP 2182535A JP 18253590 A JP18253590 A JP 18253590A JP H03141645 A JPH03141645 A JP H03141645A
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JP
Japan
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layer
drain
source
gate
silicide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2182535A
Other languages
English (en)
Inventor
Douglas P Verrett
ダグラス　ピー．ベレット
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH03141645A publication Critical patent/JPH03141645A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
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  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、一般に、マイクロエレクトロニック回路に関
連し、更に詳しくは、マイクロエレクトロニック素子を
接続したり、これらの素子同士を互いに接続したりする
ための相互接続構造ないし相互接続方法並びにその方法
の採用された半導体素子に関するものである。
〈従来の技術〉 集積回路の幾何学的形状は小形化の一途を辿っている。
近時、マイクロエレクトロニック素子の隣接要素間距離
は、１ミクロン未満である。Ｃにｏｓゲートの長さが縮
少するにつれて、妥当なパンチスルー電圧を維持するに
は、チャンネルのドーピング量を増加してゆかなければ
ならない、しかしながら、チャンネルのドーピング量が
増加する一方で、とりわけ、ゲートによるスイッチング
動作の速いものでは、ゲートの酸化物層の厚味を減する
ことで、はぼ一定のボディ効果が維持されている。この
種のＣＭＯＳ技術分野においては、ポリシリコン電極の
使用は、普通のことであり、この場合、ポリシリコン電
極は、ゲート電極を形成するに当っては、通常、燐でＮ
形にドープされる。Ｎ形ポリシリコンの仕事関数は、約
４．０５電子ボルトであるが、この値の仕事関数は、所
望のＰにＯ８の閾値よりも大きな閾値を結果的に生ずる
表面蓄積電荷をＮ形シリコン上に形成する。もう一つ別
の好ましからざる効果は、所望のＮＨＯ２の閾値よりも
低い閾値を呈する空乏面をＰ形シリコン上に作ることで
ある。　ＰＭＯ３の閾値を高めるには、硼素の浅い打込
みが必要である。しかしながら、このようなカウンタ　
ドーピングを施すと、埋込みチャンネル形の素子が製作
されることになるが、この埋込みチャンネル形の素子で
は、下方のターンオフ閾値特性が劣悪で、特に、ゲート
の長さがサブミクロン単位である場合には、チャンネル
短絡効果を被ることがある。
上記問題点を解決すべく、過去においては、より高い仕
事関数のもの、例えば、モリブデン（約４．７電子ボル
トの仕事関数）のゲート電極を採用したり、或いは、Ｐ
ＭＯＳ素子向けに、Ｐ形ポリシリコン（約５．２５電子
ボルトの仕事関数）を採用することが提案されている。
上記問題のもう一つ別の解決は、ＰＭＯ９素子のゲート
を長くすることでもたらされた。しかしながら、かかる
解決を指向して、　ＰＭＯ３素子のゲートを長くすると
、ただでさえ、ＣＭＯＳでの相補のＮＭＯＳ素子よりも
劣悪なＰＭＯＳ素子の女波性能が、益々劣悪になってし
まう。
ＣＭＯＳ技術分野においては、ＣＭＯ９素子のゲート。
ソース、それにドレインでのポリシリコン電極な硅化処
理することは既知である。この種の硅化処理（ゲート、
ソースおよびドレインを同時的に硅化すること）は、こ
れらの電極の抵抗を減少させる。これらの電極の抵抗値
が減少すると、接合部静電容量や寄生静電容量の充電が
、より小さな抵抗を通じて行われるので、素子を高速動
作のものにすることができる。
〈発明が解決しようとする問題点〉 多くの応用例において選択される硅化物は、硅化チタン
である。硅化プロセスの終了後、未反応のチタンは、好
都合にも、窒素含有ガスと反応して、窒化チタンを形成
する。このようにして形成された導電性の窒化チタンの
薄い層は、追加的な被着工程を実施することなしに局所
的な相互接続部を形成するのに適している。しかしなが
ら、局所的な相互接続部として窒化チタンを使用するこ
とには、多々問題がある。即ち、先ずは、このような窒
化チタンの層での膜抵抗値の平方インチ当り４〜４０オ
ームというのは、限界的な値である。
次に問題なのは、窒化チタンの形成プロセスが、反応室
内の湿気や酸素に敏感であるにもかかわらず、これらの
湿気や酸素を反応室内で制御することが困難であるとい
うことである。更にこれとは別に、しばしば問題となる
ものに、レジストなどの付着性がある。因みに、フォト
レジストは、窒化チタンの層に対しては、付着困難であ
る。更に又、窒化チタンと、その下にある硅化物との間
では、選択性が劣悪であることから、窒化チタン層にエ
ツチングを施すことがしばしば困難になる。
エツチング不足の場合には１桁状または細糸状の残留部
分が短絡の原因となる。一方、過剰エツチングの場合に
は、ソースとドレイン自体から、硅化物の一部分が削り
取られるので、ソース、ドレイン間の抵抗値増大の原因
となる。
上述の通り、窒化チタンによる局所的な相互接続部に関
連する固有の問題点を回避すると共に、埋込みチャン−
ネル形の素子を形成するのにＰ形不純物の打込みを使用
するという不利点を回避して、局所的な相互接続部を形
成するための技術の現状にも問題が存在している。
く問題点を解決するための手段〉 本発明の出願人は、上述の問題点の解決手段を発見する
に至った。この解決手段は、局所的な相互接続部を形成
するための方法のほかに、局所的な相互接続構造をも含
んでいる。絶縁ゲート電界効果トランジスタに局所的な
相互接続部を形成するためのこの方法は、電界効果トラ
ンジスタのソースまたはドレイン上に、アモルファス　
シリコンまたはポリシリコンの層を被着する工程を含ん
でいる。非単結晶質シリコンの層は、適切にＮ形又はＰ
形にドープされる。その後、この非単結晶質シリコンの
層には、ソースまたはドレインに対しての局所的な電気
的接続部を提供すべく、珪化処理が施される。従って、
この局所的な相互接続部は、硅化された非単結晶質シリ
コンの層を含んでいる。非単結晶質シリコンの硅化され
た層は、ドープごれ、絶縁ゲート電界効果トランジスタ
のソースおよびドレインと同じ導電形になって、絶縁ゲ
ート電界効果トランジスタに接続される。
相互接続構造は、各素子のゲート接続部と。
ソース端子またはドレイン端子との間か、或いは、相補
型素子のソース接続部とドレイン接続部との間に形成可
使である。互いに隣接し合う相補型ｘｏｓトランジスタ
は、フィールド酸化物の分離領域により、互いに分離さ
れている。ゲート接続部は、この分離領域の上表面に配
置されている。
ゲートとゲート接続部の側縁部に、側壁酸化物スペーサ
が形成される。シリコンの非単結晶質層を被着する以前
に、ソースとドレインとゲートに、エツチング処理が施
されて、これらの上表面から全ての酸化物スペーサが除
去される。非単結晶質シリコンの均一な層が、素子上に
被着される。この均一な層にエツチング処理が施されて
、局所的な相互接続部のパターンが画成され、次いで酸
化されて、保護被膜があしられれる。上述の酸化処理の
後、２回の各別の打込み用にフォトレジストが塗布され
る。初回の打込みでは、　ＰＭＯ９素子がマスクされて
、　Ｎｌｌｌ０Ｓ素子へのＮ形不純物の打込み処理が適
切に実施されて、上述の非単結晶質シリコンの層に対し
て導電性が付与され、これにより、導電性ゲートが形成
され、さらにＮＭＯ９素子のソ・−スとドレインにＮ型
半導体領域が形成される。その後、フォトレジストが離
剥され、さらにＮＭＯ９素子がマスクされて、ＰＭＯ３
素子に対して、後続のＰ形不純物の打込み処理が実施さ
れるが、この場合、ＰＭＯ９素子には、それのソースと
、ドレインと、ケートと、さらにアモルファス　シリコ
ン又はポリシリコンの局所的な相互接続部が含まれてい
る。但し、この場合、上記アモルファス　シリコン又は
ポリシリコンの局所的な相互接続部は、この段階では、
未だＮ形にはドープされていない。
上述のＰ形不純物の打込み処理の後、フォトレジストが
離剥され、さらにソースと、ドレインと、それに上記ア
モルファス　シリコン又はポリシリコンの局所的な相互
接続部が、硅化されて、局所的な相互接続パターンが形
成される。
上記の硅化処理は、充分な熱エネルギーの付与で、不純
物の打込み処理を有効化するものと考えられている。し
かしながら、不純物の打込み処理の有効化にとって、追
加的なアニーリング工程が必要な場合には、そのような
工程も実施可１Ｆである。あるいはアニーリング工程に
代えて、そうすることが好適である場合には、不純物の
打込み処理に関し、硅化物層を介して行うことができる
。
最終的な構造は、隣接し合うＣＭＯ９素子のソースとド
レイン間の局所的な相互接続部のほかに、ゲート接続部
とソースまたはドレイン間の局所的な相互接続部をも備
えている。隣接し合うｅｇｏｓ素子間の相互接続部は、
互いに逆の導電形になっているのに、ポリシリコンの上
表面の硅化物層は、充分に導電性のある径路を提供する
ことで、あらゆる接合効果を短絡消滅させてしまうので
、このような逆の導電形を有することは、大して問題に
はならないものと考えられている。あるいは又、相互接
続部の接合領域における不純物の種類を減するように、
マスクのパターンを変更することも可能である。
本発明は、以上にその要旨をまとめた通りのものである
が、下記の詳細な説明を添付図面と関連付けて読解する
ことにより一層良く理解されよ〈実施例〉 第１図には、部分的に形成されたＮＭＯＳ素子とＰＭＯ
３素子とが示されている。Ｐ形半導体基板１Ｇの上には
、Ｐ形つェル１４が形成されていて、このＰ形つェル１
４には、Ｎ形チャンネル素子が形成されている。このＮ
）ＩＯ９素子は、ソース、ドレイン１８と、ゲート２４
を備えている。ソース、ドレイン１８は、好適には、軽
くＮ形にドープされるが、ゲート２４は、ゲート酸化物
層２２で基板１０の上表面から絶縁されている。ゲート
２４は、アモルファスでもよいし、ポリシリコンでもよ
いが、いずれにせよ非単結晶質シリコンで作られている
。そして、２種類のゲート２４．２５は、絶縁領域１６
を境にしてその両側とその絶縁領域ＩＢ自体の頂部に載
っている０図示されていないが、これとは別のゲート８
．９が、絶縁領域ｌｅａ　、　１８ｃの紙面垂直方向の
向こう側に配置されたＮＭＯＳ素子とＰＭＯ３素子とに
各別に接近して延在している。ゲー）２４．２５と同様
に、ゲート８，９は、従来技術として既知の方法で、酸
化物側壁スペーサ２８ｔｌ−担持している。先行工程（
図示せず）において、ＮＭＯＳ素子とＰＭＯ９素子の各
別のソース、ドレイン１８．２０が、良く知られたマス
キング工程や拡散ないしイオン打込み工程経由で、適切
に形成される。この場合、軽いドープが好適である。
次の工程において、最終的には、第２図に示されるよう
に、ポリシリコンまたはアモルファスシリコンの層２８
が、基板ｌＯの上面に被着される。
この層２８には、パターン描画処理が施され、さらに、
エツチング処理も施されて、これにより、ソース、ドレ
イン部分と、ゲート接続部の部分とが領域選択的に露出
される。このようにしてパターン描画処理とエツチング
処理の施された層２日は、次いで、酸化されて、核層２
８の上面と側面に薄い酸化物層３０が形成される。
次に、第３図に進んで、Ｈａｌｏｓ素子とＰＭＯ５素子
の各々が、パターン描画処理とイオン打込み処理を受け
る。典型的なプロセスでは、ＮＭＯＳ素子は、適切な打
込み用のレジスト、例えばフォトレジストでマスクされ
る。このようにして部分的に露出されたＰＭＯＳ素子は
、例えば硼素のようなＰ形の不純物による適切な打込み
処理を受ける。このような硼素のドーピングにより、Ｐ
影領域５３．５４が、ＰＭＯＳ素子のソース、ドレイン
として形成され、同様に、露出済みの非単結晶質ポリシ
リコンの層２Ｂとゲート２５も同時的にドープされる。
Ｎ形ではあるが、上記と同様のドーピング処理が、ＮＭ
ＯＳ素子に対しても施される。　Ｎｌｌ０Ｓ素子は、マ
スクされ、次いで、既述の露出されたＮＭＯＳ領域に１
例えば燐や砒素などの、Ｎ形不純物が適切にドープされ
る。このようにして、Ｎ影領域５１．５２が、ソース、
ドレインとして形成され、同様に、ＮＭＯＳ素子近傍の
層２８の露出部分とゲート２４も、適切にドープされて
Ｎ形半導体になる。
硅化工程は、第４図に示されている。硅化処理に先がけ
て、薄い酸化物Ｒ３０が、完全に除去され、これにより
１層２８の上面と側面、それにシリコン基板１０が、硅
化処理に晒される。シリコン層２８と、露出済みの基板
１０と、ゲート構造８．９．２４．２５の露出済みの上
表面が、乾燥した不活性雰囲気中で、２５分間、８５０
乃至９００℃の温度下で。
チタンと反応させられる。この反応の結果、露出したア
モルファス／ポリシリコン領域と単結晶質シリコン領域
の上に硅化物層３８が形成される。このようにして、第
４図に示される最終的な構造にあっては、硅化チタンの
相互接続層３８と、その下にあるドープされたシリコン
層３４とによって、硅化されたゲート６０が、　ＮＭＯ
Ｓ）ランジスタ４２のソース６１に接続される。このＮ
ＭＯＳトランジスタ４２のドレイン６２は、下に横たわ
るドープされたシリコン層３５と上表面の硅化物層３７
を介して、ＰＭＯ３トランジスタ４４のソース６３に接
続される。互いに反対導′￥Ｊ、型のドーピング濤度域
が出会っている層３５の領域３８では、ＰＮ接合部が形
成される可ｆｌ性がある。
しかしながら、このようなＰＮ接合部の形成の可能性の
問題は、マスキング　パターンを調整して、そのＰＭ接
合部での不純物の濃度を低下させることにより、軽減さ
れる。いずれにせよ、シリコン帯２８の上表面沿いの硅
化物帯３７は、ＰＭ接合部を短絡してしまうか、或いは
別の状況下では、ドレイン６２とソース６３間に適切な
相互接続部を形成する。
最後に、ドレイン６４が、下に横たわっているドープさ
れたポリシリコン層３６と上表面の硅化物層３７とを介
して、別の硅化物ゲート６５に接続される。
当業者であれば了解できるように、ここに開示され、さ
らに特許請求の範囲に記載された本発明の精神および技
術的範囲から逸脱することなしに、上述のプロセスや構
造に対して、更なる修正や、付加や、改変を加えること
ができる。これらの修正例に含まれるものとして、硅化
物層３７を形成した後に、ポリシリコン層２８への打込
み処理を施すようにした選択がある。
特許請求の範囲に記載された本発明の技術上の利点は、
ポリシリコンを被着するための技術と、このようにして
被着されたポリシリコンに対して不純物を打込むための
技術と、さらに、ここに被着されたポリシリコンを硅化
するための技術とに関し、既存のＣＭＯＳプロセス技術
が共用可能であるということである０本発明の更にもう
一つの利点は、上述の各工程をＣＭＯＳ素子に施すこと
によって、モリブデンなどの新たなゲート材料を導入す
ることなしに、改良された局所的な相互接続が提供可能
であるということである６本発明の更に別の利点は、上
述の被着されたポリシリコン層を硅化するための工程と
、絶縁ゲート電界効果トランジスタのソース、ドレイン
やゲートを硅化するための工程とが同時に実施可能であ
るということである。
更に、当業者であれば了解できるように、局所的な相互
接続層３７の厚さに関しては、実質的に、ゲート層２４
の厚さよりも薄いものである。そうであるから、局所的
な相互接続層３７は、不純物打込み３３．３１が、ソー
ス、ドレイン１８．２０の境界面（第３図）やゲート２
４．２５中を貫通するのを可能にし、これにより局所的
な相互接続層３７とソース、ドレイン１８．２０との間
の電気的接触状態が改善される。かくして、改善された
電気的接触状態によって、局所的な相互接続層３７の偶
発的な過剰エツチング処理に起因して核層３７の下に横
たわっている層に生ずる侵蝕作用が抑制される。その結
果、この相互接続層３７のエツチング処理が、　ＣＭＯ
Ｓ素子の動作特性にとって大きな影響を持つことはない
、これらの電気的接触状態の改善結果は、シリコン層２
８の上表面だけではなく、その側面にも硅化物層を設け
るようにした本発明の構造的特徴にも起因しているもの
である。ゲートは、酸化物のスペーサ２６により、硅化
物から隔離されているが、シリコン層２８は、隔離され
ていない、従って、局所的な相互接続層３７の外面から
、硅化されたソース、ドレイン６１〜６４に亘って、或
いはゲート６０．６５に亘って、硅化物が連続するよう
になっている。結局、このように形成された連続の硅化
物層は、ゲート６０からソース、ドレイン６１まで延在
しているが、これは導電性である。この場合、上記ソー
ス、ドレイン８１は、良好なオーミック接続を達成する
のに、ポリシリコン−ポリシリコン間導電率、或いはポ
リシリコン−硅化物量導電率に依存していない。
本発明を要約すれば、以下のとおりである。
局所的な相互接続部は、ドープされ且つ硅化されたアモ
ルファスシリコンまたはポリシリコンの層２８を含んで
いる。相互接続部の一部３４は、絶縁されたゲート接続
部６０と、ＮＨＯ２）ランジスタ４２のソース８１との
間に延在している。相互接続部の他の一部３５は、ＣＭ
Ｏ９）ランジスタのソース８３、ドレイン６２間に延在
している。
くその他の開示事項〉 １、ソースまたはドレイン上に、非単結晶質シリコンの
層を被着する被着工程と、 該非単結晶質シリコンの層の上に、硅化物層を形成して
、該シースまたは該ドレインとの局所的な電気的接続部
とする硅化工程と を包むことを特徴とする絶縁ゲート電界効果トランジス
タの上に局所的相互接続部を形成するための方法。
２、該非単結晶質シリコンの層をドーピングするドーピ
ング工程を特徴とする特許請求の範囲第１項記載の方法
。
３、該ドーピング工程は、該硅化物化工程に先立つて、
実施される、特許請求の範囲第２項記載の方法。
４、該ドーピング工程は、該珪化物化工程の後で、実施
される、特許請求の範囲第２項記載の方法。
５、該ドーピング工程においてドーピングされた該非単
結晶質シリコンの暦の導電型は、該非単結品質シリコン
の層に接続された該ソースまたは該ドレインの導電型と
同種の導電型である、特許請求の範囲第２項記載の方法
。
６、電気的に該ソースおよび該ドレインから絶縁された
領域に、ゲート接点を形成するゲート接点形成工程と、 該ゲート接点の上に、該非単結晶質シリコンの層を准看
させる。ゲート接点上准看工程と、を特徴とする特許請
求の範囲第１項記載の方法。
？、該ゲート接点は又、非単結晶質シリコンからも作ら
れる、特許請求の範囲第６項記載の方法。
８、該ゲート接点は、硅化物化される。特許請求の範囲
第７項記載の方法。
８、該ゲート接点の硅化物化と、非単結晶質シリコンの
層の硅化物化とは、同時に実施される。特許請求の範囲
第８項記載の方法。
１０、該ゲート接点は、ドープされる。特許請求の範囲
第６項記載の方法。
１１、該ゲート接点をドープする際に使用される不純物
の導電型は、該ソースおよび該ドレインの導電型と、同
種の導電型である。特許請求の範囲第１０項記載の方法
。
１２、該ソースおよび該ドレインは、諸層と同時に硅化
物化される、特許請求の範囲第１項記載の方法。
＋３．該ソースおよび該ドレインは、該硅化物化に先立
って、ドープごれる、特許請求の範囲第１２項記載の方
法。
１４、該ソースおよび該ドレインは、該硅化物化の後で
、ドープされる、特許請求の範囲第１２項記載の方法。
＋５．該硅化物化工程は、該堆層工程において准看され
た該非単結品質シリコンの層の上部表面しに、硅化物を
形成させる硅化物形成工程を含む、特許請求の範囲第１
項記載の方法。
１Ｂ、該硅化物化工程は、該堆層工程において准看され
た該非単結晶質シリコンの層の側部表面上に、硅化物を
形成させる側部表面上硅化物形成工程を含む、特許請求
の範囲第１５項記載の方法。
１７、　ＣＭＯＳプロセスにおいて、 ソースまたはドレインと、該ソースまたは該ドレインに
隣接する絶縁領域との上に、非単結晶質シリコンの層を
准看させる堆層工程と、該非単結晶質シリコンの層を硅
化物化する硅化物化工程と、 を包含する、局所的な相互接続部を形成するための方法
。
ｔＳ、該非単結晶質シリコンの層を、ドープするドーピ
ング工程を、更に包含する。特許請求の範囲第１７項記
載の方法。
１９、　ＮＭＯＳ素子に接触する。該非単結晶質シリコ
ンの層の一部は、ドープされてＮ形半導体にされ。
そしてＰＭＯ９素子に接触する、該非単結晶質シリコン
の層の一部は、ドープされてＰ形半導体にされる、特許
請求の範囲第１８項記載の方法。
２０、該ドーピング工程は、該硅化物化工程の後で、実
施される。特許請求の範囲第１８項記載の方法。
２１、該ドーピング工程は、該硅化物化工程に先立って
、実施される、特許請求の範囲第１８項記載の方法。
２２、　ＮＭＯＳ素子とＰＭＯ５素子との間の絶縁領域
の上に、ゲート接点を形成するゲート接点形成工程を、
更に包含する。特許請求の範囲第１５項記載の方法。
２３、該ゲート接点は、ドープされる、特許請求の範囲
第２２項記載の方法。
２４、該ゲート接点は、硅化物化される、特許請求の範
囲第２２項記載の方法。
２５、該ゲート接点は、該非単結晶質シリコンの層と同
時に硅化物化される、特許請求の範囲第２２項記載の方
法。
２６、該ソースおよび該ドレインは、該非単結晶質シリ
コンの層と同時に、硅化物化される、特許請求の範囲第
１５項記載の方法。
２７、該ソースおよび該ドレインは、該ゲート接点の硅
化物化に先立って、ドープされる、特許請求の範囲第２
４項記載の方法。
２８、該ソースおよび該ドレインは、該ゲート接点の硅
化物化の後で、ドープされる、特許請求の範囲第２４項
記載の方法。
２９、該硅化物化工程は、該准看工程において堆着され
た該非単結晶質シリコンの層の上部表面上に硅化物を形
成させる硅化物形成工程を含む、特許請求の範囲第１７
項記載の方法。
３０、該硅化物化工程は、該准看工程において堆着され
た該非単結品質シリコンの層の側部表面上に硅化物を形
成させる側部表面上硅化物形成工程を含む、特許請求の
範囲第１７項記載の方法。
３１、第１の端子、第２の端子、及び第１の端子と第２
の端子との間の電流を制御するための絶縁されたゲート
を有する第１のトランジスタと、第１のトランジスタの
第１の端子に接触する非単結晶質シリコンの層と、 該非単結晶質シリコンの層に接触する硅化物層と を含んで成る半導体素子。
３２、該非単結晶質シリコンの層に接触する、該第１ト
ランジスタの該第１端子に隣接する絶縁領域を更に−含
む、特許請求の範囲第３１項記載の半導体素子。
３３、該非単結晶質シリコンの層と、該硅化物層とは、
該絶縁領域上に伸びる。特許請求の範囲第３２項記載の
半導体素子。
３４、該絶縁領域上に配置され、且つ該非単結晶質シリ
コンの層に接触するゲート接点を更に含む、特許請求の
範囲第３２項記載の半導体素子。
３５、該第１トランジスタから隔てられ、且つ該絶縁領
域に隣接する第２トランジスタを更に含む、特許請求の
範囲第３２項記載の半導体素子。
３６、該非単結晶質シリコンの層は、該第１トランジス
タの該端子の一つから伸びて、該絶縁領域を越え、そし
て該第２のトランジスタの端子の一つに達する、特許請
求の範囲第３５項記載の半導体素子。
３７、該硅化物層は、該第１トランジスタの該端子の一
つから伸びて、該絶縁領域を越え、そして該第２トラン
ジスタの該端子の一つに達する。特許請求の範囲第３８
項記載の半導体素子。
３８、該硅化物層は、該非単結晶質シリコンの層の上部
表面を覆う、特許請求の範囲第３１項記載の半導体素子
。
３９、該硅化物層は、該非単結晶質シリコンの層の側部
表面を覆う、特許請求の範囲第３８項記載の半導体素子
。
４０、各々、ソースと、ゲートと、ドレインとを有する
ＮＨＯ２）ランジスタおよびＰＭＯＳトランジスタと、 該ＰにＯＳトランジスタから、該ＮＭＯＳ　）ランジス
タを隔離する絶縁領域と、 該ソースまたは該ドレインに接触する非単結晶質層と、 該非単結晶質層に接触する硅化物層と、を含む、０ＭＯ
９素子。
４１、該絶縁領域は、該非単結晶質層に接触する該ソー
スまたは該ドレインに隣接する、特許請求の範囲第４０
項記載の０ＭＯ３素子。
４２、該非単結晶質層と該珪化物層とは、該絶縁領域を
越えて伸びる、特許請求の範囲第４０項記載の０ＭＯ５
素子。
４３、該絶縁領域上に配置され、且つ該非単結晶質層に
接触するゲート接点を更に含む、特許請求の範囲第４２
項記載の０ＭＯ９素子。
４４、該非単結晶質層は、該ＮＭＯＳ　ｌ−ランジスタ
の該ソースまたは該ドレインから伸びて、該絶縁領域を
越え、そして該ＰＭＯ９）ランジスタの該ソースまたは
該ドレインに達する、特許請求の範囲第４０項記載のＣ
ＭＯＳ素子。
４５、該硅化物層は、該ＮＭＯ３）ランジスタの該ソー
スまたは該ドレインから伸びて、該絶縁領域を越え、そ
してＵ　ＰＭＯＳ　）ランジスタの該ソースまたは該ド
レインに達する、特許請求の範囲第４０項記載の０ＭＯ
８素子。
４Ｂ、該硅化物層は、該非単結晶質層の上部表面を覆う
、特許請求の範囲第４０項記載のｅＭｏｓ素子。
４７、該硅化物層は、該非単結晶質層の側部表面を覆う
、特許請求の範囲第４８項記載の０ＭＯ９素子。
【図面の簡単な説明】
第１図は、絶縁領域上にゲート接続部が配置されている
ＣＭＯＳ素子の、概略的な横断面図である。 第２図は、ポリシリコンの層が被着されて、パターン描
画処理され、さらに酸化された後のＣＭＯＳ素子であっ
て、第１図のものと同様のものの概略的な横断面図であ
る。 第３図は、ポリシリコンの層がＮ形、或いはＰ形にドー
プされた後の０ＭＯ３素子であって、第２図のものと同
様のものの概略的な横断面図である。 第４図は、硅化された局所的な相互接続部を有するＣＭ
ＯＳ素子であって、第３図のものと同様のものの概略的
な横断面図である。 １８、、、、ソース、ドレイン（ＮＭＯＳ素子４２）２
０、、、、ソース、ドレイン（９ＭＯ５素子４０２２、
、、、ゲート酸化物層 ２４、、、、ゲート　（ＮＭＯＳ素子４２）２５、、、
、ゲート　（ＰＭＯ９素子４４）２Ｂ、、、、酸化物側
壁スペーサ ２８、、、、ポリシリコンの層 ３０、、、、薄い酸化物層 ３４．３５．３Ｂ、、、、ドープされたシリコン層３？
、、、、硅化物帯 ８１、、、、ソース領域（ＮＭＯＳ素子４２）８２、、
、、ドレイン領域（ＮＭＯＳ素子４２）８３、、、、ソ
ース領域（ＰＭＯ９素子４０８４、、、、ドレイン領域
（ＰＭＯ３素子４４）６０．８５．、、、硅化されたゲ
ート

Claims (2)

    【特許請求の範囲】
  1. （１）ソースまたはドレイン上に、非単結晶質シリコン
    の層を被着する被着工程と、 該非単結晶質シリコンの層の上に、硅化物層を形成して
    、該ソースまたは該ドレインとの局所的な電気的接続部
    とする硅化工程とを包むことを特徴とする絶縁ゲート電
    界効果トランジスタの上に局所的相互接続部を形成する
    ための方法。
  2. （２）第１の端子、第２の端子、及び第１の端子と第２
    の端子との間の電流を制御するための絶縁されたゲート
    を有する第１のトランジスタと、第１のトランジスタの
    第１の端子に接触する非単結晶質シリコンの層と、 該非単結晶質シリコンの層に接触する硅化物層とを含ん
    で成る半導体素子。
JP2182535A 1989-07-10 1990-07-10 ポリサイドによる局所的相互接続方法とその方法により製造された半導体素子 Pending JPH03141645A (ja)

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