JPH03135240A - セル同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信に利用する。特に、情報列にヘ
ッダが付加されたセルを情報単位として伝送する方式に
関する。さらに詳しくは、ＣＲＣ（ｃｙｃｌｉｃ　ｒｅ
ｄｕｎｄｕｎｃｙ　ｃｈｅｃｈ）　　ビットが付加され
たデータ列はＣＲＣ演算で割り切れることから、ヘッダ
にＣＲＣビットを付加して伝送し、受信側で、ＣＲＣ演
算により割り切れるデータ列を同期パターンとみなして
セル同期を確立するセル同期回路に関する。

本発明は、セルを構成するデータ列をそのクロックの整
数分の１毎にラッチしてＣＲＣ演算し、セル同期を確立
できないときにはラッチのタイミングをずらすことによ
り、セル同期回路の高速動作を可能とするものである。

〔従来の技術〕

受信信号の誤り検出および誤り訂正を行うため、情報信
号にＣＲＣビットを付加して伝送する方式が知られてい
る。

ＣＲＣビットは、情報信号を生成多項式で除算したとき
の剰余として与えられる。ｍビットのＣＲＣビットを得
るには、ｍ次の生成多項式を用いる。このＣＲＣビット
が付加されたデーオ列は、同じ生成多項式またはその多
項式を因数分解した多項式、例えばｍ次の生成多項式が
１次とｍ−１次の二つの生成多項式に分離できる場合の
ｍ−１次の生成多項式によるＣＲＣ演算（除算）により
、全ビットが「０」　（割り切れる）性質がある。

第１０図にＣＲＣビットの使用例を示す。この例は、情
報列にヘッダを付加したセルを伝送単位とする場合に、
ヘッダとして、宛先を示す信号とその信号から得られた
ＣＲＣビットとを用いたものである。

セルを伝送する場合に、ヘッダとしてＣＲＣビットが付
加されたデータ列を用いると、これをセル同期に利用す
ることができる。すなわち、ヘッダ長をｎビットとする
とき、伝送路上でのビット誤りの発生がなければ、ＣＲ
Ｃビットを含む符号長ｎビットのデータ列（ヘッダ部分
）をＣＲＣ演算回路で割った余りが全ビット「ＯＪとな
るので、このパターンをセル同期パターンとみなしてセ
ル同期をとる。

第１１図はＣＲＣ演算回路の一例を示すブロック構成図
である。ここでは、生成多項式が、ｘ”　＋ｘ’　＋ｘ
＋１ のときの一般的な例を示す。この回路は３個の排他的論
理和回路９０と８個のフリップフロップ９１とにより構
成され、フリップフロップ９１は入力データのクロック
で動作する。

ここで、符号長ｎを４０ビーｚ）とする。最初にＦ１〜
Ｆ８のフリップフロップ９１の内容をすべて「０」とし
ておくと、４０ビツト長の符号の入力が完了したとき、
フリップフロップ９１に並んだデータがＣＲＣ演算の余
りとなる。この余りが全ビット「０」となるものをセル
同期パターンとして用いる。

この方式では、セル同期復帰時間を短くするために、１
ビット即時シフト方式のセル同期回路が必要となる。す
なわち、符号長ｎビットに対するＣＲＣ演算を入力デー
タ列のクロックで１クロック以内に実行することが必要
である。このためには、上記の演算において、各フリッ
プフロップ９１に最終的に残ったデータが４０ビツト長
の符号の各ビットに対するＣＲＣ演算の累積値であるこ
とを利用する。すなわち、４０ビツト長の符号の各ビッ
トをＤ１〜Ｄ、。で表すと、Ｆ１〜Ｆ８のフリップフロ
ップ９１に最終的に残るデータ２１〜Ｚ８は、Ｚ４　＝
Ｄ２　＋Ｄ３　＋Ｄｓ　＋Ｄｔ　＋Ｄ９　＋ＤＩ４■ ＋　Ｄ２７＋　Ｄ３３　　　　　　　　　　　’（１） となる。ただし、「十」は排他的論理和を表す第１２図
は（１）式を利用した従来例セル同期回路のブロック構
成図を示す。

このセル同期回路は、４０ビツト長のシフトレジスタ３
、排他的論理和回路網４、ラッチ回路５、論理和回路６
、論理積回路７ａ、７ｂ、フレーム同期保護回路８、フ
レームカウンタ９およびインバータ入力付の論理積回路
１０を備える。シフトレジスタ３には、入力データ１と
、この入力データ１から抽出された入力クロック２とが
入力される。入力クロック２はまた、ラッチ回路５と論
理積回路１０とも供給される。

シフトレジスタ３は、入力クロック２により入力データ
１を１ビツトずつ時系列に取り込むとともに、取り込ん
だデータ列を１ビツトずつシフトさせる。

排他的論理和回路網４は（１）式の演算を行い、データ
Ｚ、〜ｚ８を出力する。（１）式のＤ１〜Ｄ、。はシフ
トレジスタ３内のＦ１〜Ｆ４０の各フリップフロップの
出力に対応している。

フレーム同期保護回路８は、例えばリセット計数形式の
回路により構成される。リセット計数形式の回路では、
連続して「１」が入力されると内部状態がセット状態と
なり、その出力がフレーム同期はずれ状態を示す「１」
となる。また、連続して「０」が入力されると、内部状
態がリセット状態となり、その出力がフレーム同期状態
を示す「０」となる。

ここで、フレーム同期保護回路８の出力が「１」である
として、このセル同期回路の同期復帰動作を説明する。

まず、シフトレジスタ３が入力クロック２により入力デ
ータ１をシフトさせ、新しい４０個のデータを出力する
。この出力を排他的論理和回路網４でＣＲＣ演算し、得
られたデータ２１〜Ｚ８をラッチ回路５に出力する。ラ
ッチ回路５は、次のクロックでデータＺ　Ｉ−Ｚ　ｓを
取り込む。これと同時に、シフトレジスタ３がデータを
シフトさせ、排他的論理和回路網４は新しい４０ビツト
に対してＣＲＣ演算を行う。

排他的論理和回路網４の入力データ、すなわちシフトレ
ジスタ３の内容がＣＲＣビットを含む正しい４０ビツト
長の符号である場合（ヘッダが入力された場合）、また
はそれと同一系列のデータ列である場合は、データ２１
〜Ｚ８がすべて「０」となる。しかし、それ以外のほと
んどの時間には、データ２１〜Ｚ日の少なくとも一つが
「１」となり、論理和回路６の出力が「１」となる。

フレームカウンタ９がフレームパルスヲ出カシていない
ときには、論理積回路７ａの出力が「０」となるので、
論理積回路、７ｂの出力が「０」、となり、論理積回路
１０の出力にクロックが得られ、フレームカウンタ９が
計数動作を続ける。フレームカウンタ９の出力にフレー
ムパルスが現れると、論理積回路７ａの出力が「１」と
なるので、論理積回路７ｂ、　１０によってフレームカ
ウンタ９は、次の入力クロックから論理和回路６の出力
が「０」になるまで計数動作を停止し、フレームパルス
を出力している状態を維持する。

シフトレジスタ３の内容がＣＲＣビットを含む正しい４
０ビツト長の符号になると、次のクロックで論理和回路
６の出力が「０」となり、その時点でセル同期が復帰し
、その次のクロックによりフレームカウンタ９が計数動
作を開始する。以後、フレームパルス位置で論理和回路
６の出力が「Ｏ」となるので、フレーム同期保護回路８
には連続して「０」が入力され、フレーム同期保護回路
８がリセット状態に移行して同期状態となる。

この回路ではラッチ回路５を用いているが、排他的論理
和回路網４の出力を直接に論理和回路６に入力すること
もできる。

〔発明が解決しようとする課題〕

第１２図に示した従来のセル同期回路は、１ビット即時
シフト方式なのでセル同期復帰時間が短いが、正常に動
作するためには、シフトレジスタ３にクロックが入力さ
れてからデータを出力するまでの遅延と、排他的論理和
回路網４による遅延との和が、１クロック未満でなけれ
ばならない。また、ラッチ回路５を用いない場合には、
上記の遅延の和にさらに論理和回路６、論理積回路？ａ
、　７ｂによる遅延を加えた値が、１クロツタ未満でな
ければならない。

しかし、排他的論理和回路網がＣＲＣ演算を一度に行う
ためには、信号を多段接続された排他的論理和回路に通
過させる必要がある。第１２図に示した例では、信号が
最大で５段の排他的論理和回路を通過する。排他的論理
和回路１段あたりの遅延時間は、シフトレジスタおよび
ラッチ回路の構成要素であるフリップフロップの遅延時
間と同等以上である。したがって、このセル同期回路は
高速動作に適していない。

ただし、排他的論理和回路網の中間にラッチ回路を設け
ることにより、第１２図に示したセル同期回路を高速化
することも可能である。しかし、そのためにはハード量
が増加する。第１２図に示した例では、シフトレジスタ
３、排他的論理和回路網４およびラッチ回路５を合わせ
たハード規模は、同一演算回路を用いるとして、排他的
論理和回路８９個、フリップフロップ４８個である。高
速化のため排他的論理和回路網４の４段目と５段目の排
他的論理和回路の間にラッチ回路を設けるには、フリッ
プフロップが１１個必要となる。さらに高速化するため
に３段目と４段目の排他的論理和回路の間にラッチ回路
を設けると、必要なフリップフロップの数が第１２図の
回路より２０個増加する。

さらに、この回路をシフトレジスタおよびラッチ回路の
構成素子であるフリップフロップの動作限界まで高速化
するには、排他的論理和回路網の各排他的論理和回路出
力点にラッチ回路を設ける必要があり、その場合にはハ
ード量が非常に増加する。

また、フレームカウンタの動作限界速度がフリップフロ
ップの動作限界速度より遅いため、セル同期回路全体と
しての動作速度が制限されてしまう。

本発明は、以上の課題を解決し、高速動作が可能なセル
同期回路を提供することを目的とする。

〔課題を解決するた狛の′手段〕

本発明のセル同期回路は、入力データ列をそのデータの
クロックの整数分の１のクロックで取り込んでＣＲＣ演
算手段に供給するデータ取込手段と、ＣＲＣ演算手段に
供給されるデータ列の位相をセルの位相に一致させる位
相調整手段とを備えたことを特徴とする。

ここで、セルの符号長をβビット、ＣＲＣビットの長さ
をｍビット、ヘッダの符号長をｎビットとし、ｌが整数
Ｊにより割り切れるとする。

このとき、データ取込手段は、ｎビット長のシフトレジ
スタと、同じビット長のラッチ回路と、入力データのク
ロックをｊ分周してラッチ回路の駆動クロックとする分
周手段と含むこと力！できる。

ただしＪ≦ｎである。このとき位相調整手段は、セル同
期を確立できないときに分周手段の動作を入力データの
ｉクロックだけ停止させる手段を含むことが望ましい。

ただしｉはｊおよびその倍数を除く整数であり、ｉくｊ
であることが望ましく、通常は１＝１である。

分周手段はカウンタを含み、この分周手段の動作を停止
させる手段は、フレーム同期が確立していることを示す
信号が得られないときに上記カウンタの入力を１ビツト
禁止する手段を含むことができる。

また、データ取込手段は、入力データ列をＪピットの並
列データに変換する直並列変換手段と、それぞれがＪ′
ビット構成で（ｎ／Ｊ’−１）段に多段接続されたラッ
チ回路と、各段のラッチ回路のデータとを入力クロック
の」′クロック毎に次の段のラッチ回路に出力させる駆
動手段と、入力クロックのＪクロツタ毎に直並列変換手
段の出力データおよび各ラッチ回路のデータをＣＲＣ演
算手段に供給する手段とを含むこともできる。

般にｊはＪ′の整数倍であるが、Ｊ−Ｊ′とすることが
望ましい。ｊ＝ｊ’のときには、駆動手段と供給する手
段とが共通となる。

直並列変換手段を用いる場合に、位相調整手段は、〔１
セルの時間十正しいヘッダが入力されてからフレーム同
期が確立されるまでの時間〕を計測する手段と、この計
測する手段の計測時間が経過した後もフレーム同期を確
立できないときに並列データの位相（ワード位相）を変
化させる手段とを含むことが望ましい。

並列データの位相を変化させる手段は、入力データを２
ｊ’−１ビツトの並列データに変換する手段よ、この２
ｊ　　−１ビツトの並列データから互いに隣合うＪ　ビ
ットを上記直並列変換手段の出力として選択する手段と
を含むことができる。

また、直並列変換手段は、入力データが時系列に入力さ
れるＪ′ビット構成のシフトレジスタと、このシフトレ
ジスタに蓄えられたデータを取り込むＪ′ビット構成の
ラッチ回路とを含み、位相調整手段は、ラッチ回路のデ
ータ取込タイミ、ングを入力データのｉクロック分遅ら
せる手段を含んでもよい。ただし１はＪおよびその倍数
を除く整数であり、ｉくｊであることが望ましく、通常
は１＝１である。

さらに、ＣＲＣ演算手段を３個設け、互いに位相の異な
るデータ列に対して並列に処理することもできる。この
ときデータ取込手段は、ｎ＋　ｊ　−１ビツトのデータ
列を取り込む手段を含み、位相調整手段は、この手段が
取り込んだデータ列から位相が互いに異なる３個のｎビ
ット並列データをそれぞれ別々のＣＲＣ演算手段に供給
する手段を含むこともできる。

ｎ＋ｊ−１ビツトのデータ列を取り込む手段は、入力デ
ータ列をｊ′ビットの並列データに変換する直並列変換
手段と、それぞれがｊ′ビット構成でｎ／ｊ’段に多段
接続されたラッチ回路と、各段のラッチ回路のデータを
入力クロックのｊ′クロック毎に次の段のラッチ回路に
出力させる駆動手段とを含むことができる。ｊ′＝」で
あることが望ましい。

〔作　用〕

入力データ列をそのクロックの整数分の１毎にラッチし
てＣＲＣ演算する。すなわち、飛び飛びにＣＲＣ演算を
行う。セル同期を確立できないときにはラッチのタイミ
ングをずらす。セル同期復帰までの時間が長くなるが、
同じ動作速度の回路により高速のデータを処理できるよ
うになる。また、互いに位相の異なる複数のｎビット並
列データを利用する場合には、セル同期復帰までの時間
を短縮で寺る。

〔実施例〕

第１図は本発明第一実施例セル同期回路のブロック構成
図である。この例は、ヘッダの符号長ｎが４０ピツト、
ＣＲＣ演算手段の生成多項式がｘ８＋ｘ’＋ｘ＋１のと
きの構成を示す。この生成多項式に対して、ＣＲＣビッ
トのビット数ｍは８となる。

このセル同期回路は、ディジタル情報列にＣＲＣビット
を含むヘッダが付加されたセルが入力データ１として入
力され、この入力データ１により得られる入力データ列
に対してＣＲＣビットを求めるために使用したと同等の
生成多項式による剰余を求めるＣＲＣ演算手段として排
他的論理和回路網４を備え、この排他的論理和回路網４
の出力から上記入力データ列が上記生成多項式で割り切
れたことを検出してセル同期を確立する手段として、論
理和回路６、論理積回路７ａ、　７ｂ、フレーム同期保
護回路８、遅延回路１５、インバータ入力付の論理積回
路１０およびフレームカウンタ１４を備える。

ここで本実施例の特徴とするところは、入力データ列を
そのデータのクロックの整数分の１のクロックで取り込
んで排他的論理和回路網４に供給するデータ取込手段と
してシフトレジスタ３およびラッチ回路１３を備え、排
他的論理和回路網４に供給されるデータ列の位相をセル
の位相に一致させる位相調整手段として、論理積回路７
ｃ、インバータ入力付の論理積回路１０′、カウンタ１
１および微分回路１２を備えたことにある。

すなわち、入力データ１を入力クロック２により長さ４
０ビツトのシフトレジスタ３に入力し、そのシフトレジ
スタ３の各段の出力をカウンタ１１の出力クロックによ
りラッチ回路１３に入力する。カウンタ１１は入力クロ
ック２を計数し、その計数値が一定値ｊ＆なる毎に出力
クロックを発生する。

したがって、カウンタ１１は分周器として動作し、その
出力クロックは入力クロックの整数ｊ分の１となる。こ
れにより、入力データ列が低速の並列データに変換され
、この並列データに対してセル同期処理を行う。

Ｊの値は、■セルのビット数ｌを割り切れる自然数であ
れば、どのような値にも設定できる。ここではＪ＝８の
場合を例に説明する。この場合には、フレームカウンタ
１４の計数値をβ／８とする。

このときセル同期回路は、８ビツト　（位相調整時には
９ビツト）おきの連続した４０ビツトに対してセル同期
処理を行う。

この動作についてさらに詳しく説明する。

シフトレジスタ３には、入力データ１と、この入力デー
タ１から抽出された入力クロツ名２とが入力される。こ
の入力クロック２によりシフトレジスタ３は、入力デー
タ列を１ビツトずつシフトさせる。

入力クロック２はまた、論理積回路１０′を経由してカ
ウンタ１１に供給される。カウンタ１１は、入力された
クロックを計数し、８個毎に出力クロックを発生する。

ラッチ回路１３は、カウンタ１１の出力クロックにより
、その時点にシフトレジスタ３に蓄えられているデータ
を取り込む。このデータは排他的論理和回路網４により
ＣＲＣ演算され、その演算結果が論理和回路６および論
理積回路７ａを介してフレーム同期保護回路８に入力さ
れる。

フレーム同期保護回路８は、動作クロックが１７８とな
っていることを除いて従来例と同等であり、連続して「
１」が入力されると内部状態がセット状態となり、その
出力がフレーム同期はずれ状態を示す「１」となる。ま
た、連続して「０」が入力されると、内部状態がリセッ
ト状態となり、その出力がフレーム同期状態を示す「Ｏ
Ｊとなる。

フレーム同期保護回路８の出力は、論理積回路７ｂ、遅
延回路１５および論理積回路１０を経由してフレームカ
ウンタ１４に入力される。論理積回路７ｂは論理積回路
７ａの出力とフレーム同期保護回路８の出力との論理積
を演算する。遅延回路１５は、カウンタ１１がある出力
クロックを発生し、それにより最終的に論理積回路７ｂ
の出力にパターン不一致パルスが現れたときに、カウン
タ１１の次の出力クロックがフレームカウンタ１４に入
力されることを防止する。論理積回路１０は、遅延回路
１５の出力の反転値とカウンタ１１の出力クロックとの
論理積を演算する。

フレームカウンタ１４は、動作クロックが１７８である
ことを除いて従来例におけるフレームカウンタ９と同等
であり、セル同期が確立しているときにカウンタ１１の
出力パルスを計数し、１セル毎にフレームパルスを発生
する。セル同期が確立されていないときには計数を停止
する。

論理積回路７ｂの出力はまた、論理積回路７ｃを介して
微分回路１２に供給される。論理積回路７ｃは、論理積
回路７ｂの出力とカウンタ１１の出力パルスとの論理積
を演算する。

微分回路１２は、論理積回路７ｃの出力とともに入力ク
ロック２が供給され、論理積回路７ｃの出力パルス幅を
入力クロック２の１クロック幅にするとともに、論理積
回路１０′への出力により、セル同期を確立できなかっ
たときに、カウンタ１１への入力クロック２の供給を１
ビ・シト停止させる。すなわち微分回路１２は、遅延素
子を含み、カウンタ１１がある出力クロックを発生し、
それにより最終的に論理積回路７ｂの出力にパターン不
一致パルスが現れたときに、その出力クロックの立ち上
がり時点から、カウンタ１１に入力されるべき８個の入
力クロック２のうち任意のひとつを禁止する。

第２図は実施例回路の各部の信号波形を示すタイミング
チャートであり、ａは入力クロック２、ｂはカウンタ１
１の出力パルス、Ｃは排他的論理和回路網４の演算結果
、ｄは論理和回路６の出力、ｅはフレームカウンタ１４
の出力するフレームパルス、ｆは論理積回路７ａの出力
、ｇはフレーｌ、同期保護回路８の出力、ｈは論理積回
路７ｂの出力、ｉは論理積回路１０の出力、ｊは論理積
回路７Ｃの出力、ｋは論理積回路１０′の出力をそれぞ
れ示す。排他的論理和回路網４の演算結果Ｃについては
、その結果を得るために使用したデータ範囲で示す。

この例では、入力データ１としてデータＤ１〜Ｄ４０が
繰り返し入力されるものとする。また、正しい符号長デ
ータはＤ１〜Ｄ４０であるとし、このデータに対してＣ
ＲＣ演算を行った結果が全ビット「０」となるものとす
る。また、初期状態では、フレーム同期保護回路８の出
力が「１」、フレームカウンタ１４の計数値がフレーム
パルスを出力する一つ前の値とする。

フレームカウンタ１４がフレームパルスヲ出力し、信号
ｅが「１」となると、論理和回路６の出力ｄは「１」で
あるため、論理積回路７ａ、７ｂの出力ｆ、ｈは「１」
となる。このため、フレームカウンタ１４への次の入力
クロック１は停止され、フレームカウンタ１４の計数動
作は停止する。また、カウンタ１１への大力クロックに
は１クロツク停止される。

これによって、カウンタ１１の次の出力クス・ンクｂが
入力クロックａの１クロック分遅れるため、ラッチ回路
１３に入力されるデータは、前のデータから９ビツトず
れた４０ビツトの値Ｄ３２〜Ｄ３１となる。

ラッチ回路１３にＤ１〜Ｄ４０が入力されると、論理和
回路６の出力ｄは「０」となるため、論理積回路７ａ、
　７ｂの出力ｆＳｈが「０」となり、これによってセル
同期が復帰する。

本実施例の回路は、シフトレジスタ３、論理積回路１０
、カウンタ１１、微分回路１２およびう・ノチ回路１３
以外の回路について、入力クロック２の１７８の速度で
動作可能なように設計すればよい。したがって、高速デ
ータの処理に適する。

第３図は本発明第二実施例セル同期回路のブロック構成
図である。

この実施例は、入力データ列をそのデータのクロックの
整数分の１のクロックで取り込んで排他的論理和回路網
４に供給するデータ取込手段として、直並列変換回路１
６およびラッチ回路２１ａ〜２１ｄを備え、排他的論理
和回路網４に供給されるデータ列の位相をセルの位相に
一致させる位相調整手段として、遅延回路１７、シフト
マトリックス１８、カウンタ１９．２０および論理積回
路７ｄを備えたことが第一実施例と異なる。

この実施例もまた、ヘッダの符号長ｎが４０ビツト、Ｃ
ＲＣ演算手段の生成多項式がｘ’　＋ｘ２＋ｘ＋ｌ、Ｃ
ＲＣビットのビット数ｍ＝３の場合の例である。

本実施例は、入力データ列を並列データに直並列変換し
、これを多段接続されたラッチ回路に順次蓄えることに
より、ＣＲＣ演算に必要なビット数（ｎビット）のデー
タ列を得ている。直並列変換後の並列データのビット数
、すなわち並列展開数Ｊ′は、ヘッダの符号長ｎおよび
１セルのピント数βの双方を割り切れる自然数であれば
、任意の値を選択できる。

また、排他的論理和回路網４にデータを供給するクロッ
クとしては、通常、並列データのクロックそのもの、ま
たはそのクロックに同期した別のクロックを用いる。し
たがって、排他的論理和回路網４がデータを取り込むク
ロックに対す、る入力クロック２の比Ｊは、Ｊ＝ｊ′で
ある。

ここでは、ｊ＝ｊ’＝８の場合について説明する。この
ときには、カウンタ１９の計数値を８、フレームカウン
タ１４の計数値を〔１セルのビット数β／８〕とする。

次に本実施例の動作について説明する。

直並列変換回路１６は、入力データ１を８ビツトの並列
データに変換するとともに、周波数ｆ。の入力クロック
２を８分周し、周波数ｆ。／８のクロックを出力する。

遅延回路１７は、直並列変換回路１６の出力の第２ビツ
トから第８ビツトまでを、周波数ｒ。／８のクロックで
１クロツク遅延させる。

シフト量）　ＩＪフックス８は、遅延回路１７の出カフ
ビットと、直並列変換回路１６の出力の８ビツトとを入
力とし、カウンタ１９の計数値により与えられる制御信
号にしたがって入力信号をシフトさせ、８ビツトのみを
出力する。シフトマトリックス１８のシフト量は、カウ
ンタ１９の計数値に等しい。

シフトマトリックス１８の出力データは、周波数ｆｏ／
８のクロックで動作するラッチ回路２１ａ〜２１ｄに順
次送られる。

排他的論理和回路網４は、シフトマトリックス１８の出
力と、ラッチ回路２１ａ〜２１ｄの出力との４０ビツト
を入力とし、そのＣＲＣ演算結果をランチ回路５に出力
する。

ラッチ回路５は、排他的論理和回路網４の出力を周波数
ｆ。／８のクロックでラッチし、その出力を論理和回路
６に送出する。

論理和回路６、論理積回路７ａ、７ｂ、　１０、フレー
ムカウンタ１４および遅延回路１５の動作は第一実施例
と同等である。

本実施例では、直並列変換された並列データのワード（
８ビツト）位相が、セル位相（フレームパルスの位相）
と一致しない場合が生じる。これらの位相を一致させる
ため、遅延回路１７、シフトマトリックス１８、カウン
タ１９．２０および論理積回路７ｄが用いられる。

遅延回路１７は、連続した８ビツトの並列データを連続
した１５ビツトの変換する。

カウンタ２０は、論理積回路７ｂが不一致パルスを出力
しているとき、周波数ｆ。／８のクロックを計数する。

この計数値が、〔１セルのビット数ｌ／８〕と、排他的
論理和回路網４が誤ったＣＲＣ演算結果を出力する時間
に相当する数と、ラッチ回路５による遅延の数１との和
に相当する値となる毎に、カウンタ１９にパルスを送出
する。

カウンタ１９は、カウンタ２０の出力パルスによりその
計数値を１増加させ、シフトマトリックス１８の出力す
るワード位相を１ビツトだけシフトさせる。

シフトマトリックス１８の出力位相がシフトすると、シ
フト直後の出力データがラッチ回路２１ｄ　に達するま
での間、排他的論理和回路網４に入力されるデータは１
ビツト欠落したものとなる。このため、排他的論理和回
路網４の出力には、誤ったＣＲＣ演算結果が現れる。こ
の時間を計測するため、カウンタ２０の計数値を〔１セ
ルのビット数！／８＋４＋１１に設定する。

第４図は第二実施例のセル同期復帰動作を示す図であり
、第３図に示したａ−ｐの各点の信号を示すタイムチャ
ートである。すなわち、ａは周波数ｆ。／８のクロック
、ｂは遅延回路１７の出力する並列データの範囲、Ｃは
直並列変換回路の出力する並列データの範囲、ｄはシフ
トマトリックス１８の出力するデータの範囲、ｅは排他
的論理和回路網４の演算結果、ｆはラッチ回路５の出力
、ｇは論理和回路６の出力、ｈはフレームカウンタ１４
の出力するフレームパルス、ｌは論理積回路７ａの出力
、」はフレーム同期保護回路８の出力、ｋは論理積回路
７ｈの出力、βは論理積回路１０の出力、ｍは論理積回
路７ｄの出力、ｎはカウンタ２０の計数値、Ｏはカウン
タ２０の出力パルス、ｐはカウンタ１９の計数値をそれ
ぞれ示す。排他的論理和回路網４の演算結果Ｃおよびラ
ッチ回路５の出力ｆについては、その結果を得るために
使用したデータ範囲で示す。

ここでは、説明を簡単化するため、セル長を４０ビツト
とし、入力データ１としてデータＤ１〜Ｄ４０が繰り返
し入力されるものとする。また　正し） い符号長データはＤ１〜Ｄ４０であるとし、このデータ
に対してＣＲＣ演算を行った結果が全ビット「Ｏ」とな
るものとする。また、初期状態において、フレーム同期
保護回路８の出力が「１」、フレームカウンター４の計
数１がフレームパルスを出力する一つ前の値、カウンタ
ー９．２ｏの計数値が共に「０」とする。

フレームカウンター４がフレームパルスを出力し、信号
りが’ＩＪとなると、論理和回路６の出力ｇは「１」で
あるため、論理積回路７ａ、７ｂの出力１、ｋは「ｌＪ
となる。このため、フレームカウンタ１４への次の入力
クロックｌが禁止され、フレームカウンター４の計数動
作は停止する。また、論理積回路７ｄによりカウンタ２
０への次の入力クロックｍが有効となるため、カウンタ
２ｏは計数動作を開始する。

カウンタ２０の計数値が「０」になると、カウンタ２０
はパルスＯを出力する。カウンタ１９は、このパルス０
の立ち上がりにより、計数値ｐを１増加させる。カウン
タ１９の計数値が増加すると、シフトマトリックス１８
が出力位相を１ビツトシフトさせ、その出力ｄがＤ１〜
Ｄ８となる。この時点から４クロツクの間、ＣＲＣ演算
結果ｅは誤ったものとなる。その部分を第４図では太線
で示す。

ラッチ回路５の出力ｆがＤ１〜Ｄ４０に対するＣＲＣ演
算結果となると、論理和回路６の出力ｇはｒＯＪとなる
ため、論理積回路７ａ、　７ｂの出力Ｉ、ｋがｒＯ」と
なり、これによってセル同期が復帰する。

本実施例のセル同期回路は、直並列変換回路１６を除く
すべての回路が、入力クロック２の１／８の速度で動作
する。したがって、高速のデータの処理に適する。

なお、上位群多重分離装置からワード位相のそろった並
列データとその並列データのクロックとが与えられ、そ
の並列データに対してセル同期をとる場合には、直並列
変換回路１６、遅延回路１７、シフトマトリックス１８
、カウンタ１９．２０および論理積回路７ｄは不要とな
る。その場合でも、データ取込手段および一致させる手
段が上位群多重分離装置に設けられていると考えられる
。

また、第３図に示した構成においてラッチ回路５を省略
することもできる。その場合には、カウンタ２０の計数
値を〔１セルのビット数／８＋４）とする。

第５図は本発明第三実施例セル同期回路のブロック構成
図である。

この実施例が第二実施例と異なるのは、排他的論理和回
路網４に供給されるデータ列の位相をセルの位相に一致
させる位相調整手段として、論理積回路１０．７ｄの代
わりに論理積回路７［，７ｅを用い、〔１セルのビット
数／８＋５１を計数するカウンタ２０の代わりに〔１セ
ルのビット数／８〕を計数するカウンタ２３を用い、さ
らにパルス発生回路２２を備えたことである。

パルス発生回路２２は、カウンタ２３の出力パルスによ
って起動され、周波数ｆ。／８のクロックで５クロツク
に相当する幅のパルスを発生する。このパルスは論理積
回路７ｆ、　７ｅのそれぞれ反転入力に供給され、カウ
ンタ２３がパルスを発生するもとになったクロックに続
く周波数ｆ。／８の５個のクロックにわたり、そのクロ
ックが論理積回路７ｆ、　７ｅを通過できないようにす
る。パルス発生回路２２の出力するパルスの時間幅は、
誤ったＣＲＣ演算結果が出力される時間と、ラッチ回路
５による遅延時間の和に相当する パルス発生回路２２がない場合には、抜けまたは重複の
ある４０ビツトの入力データ列に対してＣＲＣ演算結果
が誤って全ビット「０」となると、論理積回路７ｂの出
力にパクーン一致パルスが出力されるために、セル同期
復帰時間が１セル分長くなる。そこで、誤ったＣＲＣ演
算結果が出力される間、その結果をパルス発生回路２２
によって無効にする。これにより、セル同期復帰時間を
短くすることができる。

なお、カウンタ２３の代わりに〔１セルのビット数／８
＋５１を計数するカウンタ２ｏを用い、パルス発生回路
２２の出力パルスにより、カウンタ２ｏの大力クロック
を有効とする構成としてもよい。

第５図の構成において、ラッチ回路５を、省略すること
もできる。その場合には、パルス発生回路２２の出力す
るパルス幅を周波数ｆ。／８のクロックで４クロック分
とする。

第６図は第二ないし第三実施例Ｊこおける直並列変換回
路１６および遅延回路１７の機能を実現する他の回路構
成を示す。

この回路は、並列展開数をＪとするとき、２」−１の長
さのシフトレジスタ６１およびラッチ回路６３を用い、
カウンタ６２でＪ分周したクロックにより、ラッチ回路
６３を動作させるものである。

第７図は本発明第四実施例セル同期回路のブロック構成
図である。

この実施例が第三実施例と異なるのは、直並列変換回路
１６、遅延回路１７、シフトマトリックス１８、カウン
タ１９の代わりに、シフトレジスタ２４、ラッチ回路２
５、カウンタ１１、微分回路１２および論理積回路１０
′を用いたことである。

シフトレジスタ２４、ラッチ回路２５およびカウンタ１
１は、直列の入力データ１を８ビツトの並列データに変
換する。ラッチ回路２５の出力する並列データのワード
位相を変化させるには、論理積回路１０′　において入
力クロック２を１クロック分停止し、ラッチ回路２５の
ラッチクロックとして用いられるカウンタ１１の出力タ
イミングを大力クロック２の１クロック分遅らせる。そ
の他の動作は第三実施例と同等である。

本実施例のセル同期回路では、シフトレジスタ２４、ラ
ッチ回路２５、カウンタ１１、微分回路１２および論理
積回路１０′を除くすべての回路が、すべて入力クロッ
クの１／８の速度で動作すればよい。

したがって、本実施例は高速データの処理に適する。

第８図は本発明第五実施セル同期回路のブロック構成図
を示す。

この実施例は、第３図に示した第二実施例から第５図に
示した第三実施例への変更と同様にして、第７図に示し
た第四実施例を変更したものである。

すなわち、論理積回路１０．７ｄの代わりに論理積回路
７ｅ、　７ｆを用い、カウンタ２０の代わりにカウンタ
２３を用い、パルス発生回路２２を備えたこへが第四実
施例と異なる。これらの動作およびその効果は第三実施
例と同等である。

第９図は本発明第六実施例セル同期回路のブロック構成
図である。

この実施例は、ＣＲＣ演算手役として８個（入力クロッ
クと処理クロックとの比の逆数に対応する値）の排他的
論理和回路網４を備え、それぞれに互いに位相の異なる
４０ビツトクヘツダの符号長）データを入力することを
特徴とする。

すなわち、入力データ列をそのデータのクロックの整数
分の１のクロックで取り込んでＣＲＣ演算手段に供給す
るデータ取込手段として、入力データ列を８ビツトの並
列データに変換する直並列変換回路１６と、それぞれが
８ビツト構成で５段に多段接続されたラッチ回路２１ａ
〜２１ｅとを備え、排他的論理和回路網４に供給される
データ列の位相をセルの位相に一致させる位相調整手段
として、直並列変換回路１６の出力データおよびラッチ
回路２１ａ〜２１ｅのデータから互いに位相が異なる８
種類の４０ビツトデータが別々の排他的論理和回路網４
に供給されるように接続されている。

この場合には、セル同期を確立する手段のうちラッチ回
路５、論理和回路６、論理積回路７ａ、フレーム同期保
護回路８が、それぞれ排他的論理和回路網４の数（この
場合には８）だけ設けられる。

８個の論理積回路７ａの各出力は、対応するフレーム同
期保護回路８に入力されるとともに、論理積回路２６を
介して共通の論理積回路７ｂに入力される。

またフレーム同期保護回路８の各出力は、論理積回路２
７を介して共通の論理積回路７ｂに入力される。

８個の排他的論理和回路網４にそれぞれ供給されるデー
タ列は、４７ビツトのデータ列から得られる４０ビツト
のデータ列である。したがって、入力データ１から４７
ビツト　（ヘッダの符号長４０ビツト＋クロツクの比に
対応する８ビット−１ビツト）のデータ列が得られれば
十分である。しかし、回路構成上の点から、本実施例で
は４８ビツトのデータ列を生成している。

本実施例では、排他的論理和回路網４がそれぞれ異なる
位相のデータ列に対してＣＲＣ演μを行い、誤った（ビ
ットが抜けたり重複したデータ列に対する）ＣＲＣ演算
結果を出力することがない。

このため、第３図に示した第二実施例のような、排他的
論理和回路網４への並列データのワード位相を変更する
ための回路、すなわち遅延回路１７、カウンタ１９、カ
ウンタ２０、論理積回路７ｄは不要である。

８個の排他的論理和回路網４は、それぞれ１ビツトずつ
ずれた連続したデータを入力としてＣＲＣ演算を行う。

１セルの入力データの間には、８個の排他的論理和回路
網４のいずれか一つの出力は、正しい４０ビット符号長
のデータに対するＣＲＣ演算結果である全ビット「０」
となる。

同期はずれ状態では、すべてのフレーム同期保護回路８
の出力が「１」となり、論理積回路７ｂが有効となる。

この状態で論理積回路２６の出力が「１」のとき、論理
積回路７ｂからパターン不一致パルスが出力され、フレ
ームカウンタ１４はハンチング動作を行う。

前述したように、どれか一つの排他的論理和回路網４の
出力が全ビット「０」となると、論理積回路２６の出力
が「０」となり、論理積回路７ｂの出力はパターン一致
パルスとなる。この時点でこのセル同期回路が同期復帰
する。

これ以後は、全ビット「０」を検出した排他的論理和回
路網４に対応するフレーム同期保護回路８のみに連続し
て「０」が入力され、そのフレーム同期保護回路８の出
力のみが「１」からｒｏ」に変化する。

各フレーム同期保護回路８の出力は、シフトマトリック
ス１８のシフト量を制御する制御信号として用いられる
。このため、シフトマトリックス）８のシフト撥は、出
力が「０」となっているフレーム同期保護回路８に対応
した値に設定される。これによりシフトマトリックス１
８は、ワード位相のそろった並列データを出力する。シ
フトマトリックス１８はフレーム同期保護回路８の出力
によって制御されるため、伝送路上のビットエラーによ
って排他的論理和回路網４の出力が全ビット「０」以外
の値となっても、シフトマトリックス、１８のシフト量
が変化することはない。

本実施例では、直並列変換回路１６以外の回路が、すべ
て入力クロックの１／８の速度で動作すればよい。この
ため、この回路は高速データの処理に適する。さらに、
複数の排他的論理和回路網４でそれぞれＣＲＣ演算を行
い、同期パターンの並列検出を行うことにより、セル同
期復帰時間が従来の１ビット即時シフト方式と同等にな
る。

本実施例は、ハード規模が増加するが、処理速度が低速
化されるので、ＣＭ　ＯＳなどによる１チツプ集積化が
可能である。

シフトマトリックス１８０入力は、直並列変換回路１６
、ラッチ回路２１ａ〜２１ｅのうち、連続する任意の二
つの回路の出力からとることができる。また、直並列変
換回路１６およびラッチ回路２１ａ〜２１ｅのかわりに
、４７ビツト長のシフトレジスタとラッチ回路を用い、
第６図に示した直並列変換回路と同等の回路を用いても
よい。

〔発明の効果〕

以上説明したように、本発明のセル同期回路は、入力デ
ータ列をそのクロックの整数分の１毎にラッチしてＣＲ
Ｃ演算する。このため、回路の動作速度を入力データ速
度より低速にでき、同じ動作速度の回路を用いてより高
速のデータを処理できる効果がある。

【図面の簡単な説明】

第１図は本発明第一実施例セル同期回路のブロック構成
図。 第２図は各点の信号を示す図。 第３図は本発明第二実施例セル同期回路のブロック構成
図。 第４図は各点の信号を示す図。 第５図は本発明第三実施例セル同期回路のブロック構成
図。 第６図は直並列変換回路と遅延回路との機能を実現する
回路を示す図。 第７図は本発明第四実施例セル同期回路のブロック構成
図。 第８図は本発明第五実施例セル同期回路、のブロック構
成図。 第９図は本発明第六実施例セル同期回路のブロック構成
図。 第１０図はヘッダ内にＣＲＣビットが付加されたセルの
構成を示す図。 第１１図はＣＲＣ演算回路の一例を示すブロック構成図
。 第１２図は従来例セル同期回路のブロック構成図。 １・・・入力データ、２・・・入力クロック、３．１８
．２４・・・シフトレジスタ、４・・・排他的論理和回
路網、５．１３．２１ａ　〜２１ｅ　、　２５−ラッチ
回路、６・・・論理和回路、７ａ〜７ｆ、１０．１０’
　、２６．２７−・・論理積回路、訃・・”ｙレーム同
［謹回路、９．１４・・・フレームカウンタ、１１．１
９．２０．２３・・・カウンタ、１２・・・微分回路、
１５．１７・・・遅延回路、１６・・・直並列変換回路
、１８・・・シフトマトリックス、２２・・・パルス発
生回路。 ゛い　　′Ｉ ５ゲ 月 ６ 回 ゼんＭ 昂１０　回 ＣＩ”ｌＣ潰算回２ ％１１　　図

Claims (1)

1. 【特許請求の範囲】 １、ディジタル情報列にＣＲＣビットを含むヘッダが付
   加されたセルを入力とし、 この入力から得られる入力データ列に対して上記ＣＲＣ
   ビットを求めるために使用したと同等の生成多項式によ
   る剰余を求めるＣＲＣ演算手段と、このＣＲＣ演算手段
   の出力から上記入力データ列が上記生成多項式で割り切
   れたことを検出してセル同期を確立する手段と を備えたセル同期回路において、 上記入力データ列をそのデータのクロックの整数分の１
   のクロックで取り込んで上記ＣＲＣ演算手段に供給する
   データ取込手段と、 上記ＣＲＣ演算手段に供給されるデータ列の位相を上記
   セルの位相に一致させる位相調整手段とを備えたことを
   特徴とするセル同期回路。