JPH03133173A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要］ 第１の絶縁膜を埋め込んだ第１のトレンチ及び第２のト
レンチにより規定され、一導電型半導体基板に形成され
た反対導電型の第１の不純物領域と第２のトレンチの底
部及び第３のトレンチの側面部に形成された反対導電型
の第２の不純物領域をソースドレイン領域とし、第２の
トレンチの側壁に第２の絶縁膜を介して形成された第１
の導電膜をゲート電極とする縦方向のＭＯＳトランジス
タを形成し、及び第２のトレンチの底部及び第３のトレ
ンチの側面部に形成された反対導電型の第２の不純物領
域を電荷蓄積電極とし、第３のトレンチの側壁及び底部
に形成された第３の絶縁膜をキャパシタ絶縁膜とし、第
３の絶縁膜を介して第３のトレンチを埋め込んだ第２の
導電膜をセルプレート電極とするキャパシタを形成する
ことによりダイナミックランダムアクセスメモリー（Ｄ
ＲＡＭ）装置を構成する構造に形成されているため、縦
方向のＭＯＳ）ランジスタを形成できることにより、表
面上のゲート電極面積を必要としないこと及び単一のト
レンチ内に２つのキャパシタを形成できることによる高
集積化を、ビット線に接続するｎ中型の第１の不純物領
域を底部の平坦な拡散層を形成できることにより接合耐
圧をあげること及びゲート電極とセルプレート電極をト
レンチ内に埋め込むことができることによりステップカ
バレッジの良い配線体を形成できることによる高信頼性
を可能とした半導体装置。

［産業上の利用分野］ 本発明はＭＩＳ型半導体装置に係り、特に高集積なキャ
パシタとトランスファーゲートを有するＤＲＡＭのメモ
リーセルに関する９ 従来、ＤＲＡＭのメモリーセルの縮小に関しては微細な
キャパシタを形成することのみがおこなわれ、さまざま
なタイプのスタック型キャパシタ及びトレンチ型キャパ
シタが検討され、使用されてきたが、将来的に製造プロ
セスの容易さを考慮し、より微細なキャパシタを形成す
るためには、必要な容量を確保することが比較的容易な
トレンチ型キャパシタにやや分があるように思われる９
しかし、従来のトレンチ型キャパシタでは、キャパシタ
の平面上の面積は縮小できても、レイアラ■・の関係上
隣り合うトレンチ型キャパシタ間の分離間隔に限界が見
えつつあり、高集積化への妨げになるということ、又、
キャパシタは高集積化されてもＭＯＳトランジスタから
なるトランスファーゲートには同等高集積化がなされて
おらずメモリーセルの縮小には限界があるという問題が
顕著になってきている９そこで、トランスファーゲート
を高集積化し、且つキャパシタ間の分離を改善した高集
積なトレンチ型キャパシタを有するメモリーセルを形成
できる手段が要望されている９［従来の技術］ 第５図は従来の半導体装置の模式側断面図であり、トレ
ンチ型キャパシタを持つＤＲＡＭのメモリーセルを示し
ている。５１はｐ−型シリコン（Ｓｉ）基板、５２はｐ
型ウェル領域、５３はｐ十型不純物領域、５４はｎ十型
不純物領域、５５はフィールド酸化膜、５６はキャパシ
タ絶縁膜、５７はセルプレート電極（多結晶シリコン膜
）、５８はゲート酸化膜、５９はワード線（多結晶シリ
コン膜）、６０はブロック用酸化膜、６１は燐珪酸ガラ
ス（ＰＳＧ）膜、６２はビ、。

ト線（ＡＩ配線）を示している９ 同図においては、ｐ−型シリコン（Ｓｉ）基板５１に選
択的にｐ型ウェル領域５２が設けられ、前記ｐ型ウェル
領域５２にトレンチ型キャパシタ及びトランスファーゲ
ートからなるメモリーセルが形成されている。トレンチ
型キャパシタはトレンチ側面部及び底部にｎ十型不純物
領域５４からなる電荷蓄積電極と、キャパシタ絶縁膜５
６を介してトレンチに埋め込まれた多結晶シリコン膜か
らなるセルプレート電極５７を二電極として形成されて
おり、又、ｎ十型不純物領域５４には高濃度のｐ十型不
純物領域５３が接する、いわゆるＨｉＣｉｉ造のキャパ
シタを形成している。隣り合うトレンチ型キャパシタは
フィールド酸化膜５５により分離画定されている。トレ
ンチを深く掘ることにより微細な面積で十分な容量を持
つトレンチ型キャパシタは形成できるが、トレンチ型キ
ャパシタ間にはトレンチ間リークを抑えるため接合分離
型の分離領域を有するため（ｐ十型不純物領域５３の濃
度を上げればトレンチ間リークに関する分離領域はさら
に微細にできるが、ｎ十型不純物領域５４の接合耐圧が
なくなるため、濃度上昇には限界がある。）さらには高
集積化が期待できないという欠点があった。又、トラン
スファーゲートに対しては何等高集積化がなされていな
いという欠点もあった。

［発明が解決しようとする問題点］ 本発明が解決しようとする問題点は、従来例に示される
ように、トレンチ型キャパシタはトレンチを深く掘るこ
とにより微細な面積で形成できるが、トレンチ型キャパ
シタ間のリークを抑えるため接合分離型の分離領域を接
合耐圧の低下から微細に形成できないため、さらなる高
集積化ができなかったこと、及びトランスファーゲート
に対しては何等高集積化がなされていないため、メモリ
ーセルの高集積化に対して限界が来つつあることである
。

［問題点を解決するための手段］ 上記問題点は、一導電型半導体基板に形成された反対導
電型の第１の不純物領域と、前記第１の不純物領域の一
部を規定する第１の絶縁膜を埋め込んだ第１のトレンチ
と、前記第１の不純物領域の残りの一部を規定する第２
のトレンチと、前記第２のトレンチの側壁及び底部に形
成された第２の絶縁膜と、前記第２のトレンチの側壁に
前記第２の絶縁膜を介して形成された第１の導電膜と、
前記第２のトレンチ内に前記第１の導電膜に自己整合し
て形成された第３のトレンチと、前記第２のトレンチの
底部及び前記第３のトレンチの側面部に形成された反対
導電型の第２の不純物領域と、前記第３のトレンチの底
部に形成されな一導電型の不純物領域と、少なくとも前
記第３のトレンチの側壁及び底部に形成された第３の絶
縁膜と、前記第３の絶縁膜を介して少なくとも前記第３
のトレンチを埋め込んだ第２の導電膜とを備えてなる本
発明の半導体装置によって解決される。

［作　用］ 即ち本発明の半導体装置においては、第１の絶縁膜を埋
め込んだ第１のトレンチ及び第２のトレンチにより規定
され、一導電型半導体基板に形成された反対導電型の第
１の不純物領域と第２のトレンチの底部及び第３のトレ
ンチの側面部に形成された反対導電型の第２の不純物領
域をソースドレイン領域とし、第２のトレンチの側壁に
第２の絶縁膜を介して形成された第１の導電膜をゲート
電極とする縦方向のＭＯＳトランジスタを形成し、及び
第２のトレンチの底部及び第３のトレンチの側面部に形
成された反対導電型の第２の不純物領域を電荷蓄積電極
とし、第３のトレンチの側壁及び底部に形成された第３
の絶縁膜をキャパシタ絶縁膜とし、第３の絶縁膜を介し
て第３のトレンチを埋め込んだ第２の導電膜をセルプレ
ート電極とするキャパシタを形成することによりＤＲＡ
Ｍを構成する構造に形成されている。したがって、ｎ十
型不純物領域からなる電荷蓄積電極上のトレンチの側壁
にゲート電極を設けた縦方向のＭＯＳトランジスタを形
成できるため、特別に表面上のゲート電極面積を必要と
しない微細なトランスファーゲートの形成が可能である
。又、単一のトレンチ内に埋め込み絶縁膜及びｐ十型不
純物領域によりｎ十型不純物領域からなる電荷蓄積電極
を三領域に分割形成できるなめ、単一のトレンチ内にセ
ルファライン形成した微細な２つのキャパシタの形成が
可能である。さらに、ビット線に接続するｎ＋型不純物
領域を底部の平坦な拡散層に形成できるため、接合耐圧
を上昇させることが可能である。そのうえ、ゲート電極
及びセルプレート電極をトレンチ内に埋め込み形成でき
るなめ、ステツブカバレッジの良い配線体の形成も可能
にすることができる。即ち、極めて高集積且つ高信頼な
半導体集積回路の形成を可能とした半導体装置を得るこ
とができる。

［実施例］ 以下本発明を、図示実施例により具体的に説明する。第
１図（ａ）（ｂ）は本発明の半導体装置における第１の
実施例の模式図、第２図は本発明の半導体装置における
第２の実施例の模式側断面図、第３図は本発明の半導体
装置における第３の実施例の模式側断面図、第４図（ａ
）〜（ｅ）は本発明の半導体装置における製造方法の一
実施例の工程断面図である。

全図を通じ同一対象物は同一符号で示す。

第１図はｐ型シリコン基板を用いた際の本発明の半導体
装置における第１の実施例で、（ａ）は側断面図を、（
ｂ）は平面図を示している。１は１０１５ｃ１１１−３
程度のｐ−型シリコン基板、２は１０１６Ｃ１−３程度
のｐ型ウェル領域、３は１０　　ｃｍ　　程度のｎ中型
不純物領域分割用のｐ十型不純物領域、４は１０２０Ｃ
１１１−３程度の第２のｎ十型不純物領域（電荷蓄積電
極兼ソースドレイン領域）、５は１０２１０２Ｏ’程度
の第１のｎ十型不純物領域（ソースドレイン領域）、６
はトレンチ素子分離用埋め込み酸化膜、７は２０ｎｍ程
度のゲート酸化膜、８は幅０．３７ｘｍ程度のワード線
（多結晶シリコン膜）、９は１０１程度のキャパシタ絶
縁膜、１０はセルプレート電極（多結晶シリコン膜）、
１１は５０ｎｍ程度のブロック用酸化膜、１２は０．９
ｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１３は１／Ａｍ程
度のビット線（ＡＩ配線）、１４は深さもｌ程度の第１
のトレンチ、１５は深さ１２程度の第２のトレを示して
いる。

同図においては、酸化膜６を埋め込んだ素子分離用の第
１のトレンチ１４及び第２のトレンチ１５により規定さ
れ、ｐ−型シリコン基板１の表面に形成された第１のｎ
十型不純物領域５と第２のトレンチ１５の底部及び第３
のトレンチ１６の側面部に形成された第２のｎ十型不純
物領域４をソースドレイン領域とし、第２のトレンチ１
５の側壁にゲート酸化膜７を介して形成された多結晶シ
リコン膜８をゲート電極とするトランスファーゲートと
、第２のトレンチ１５の底部及び第３のトレンチ１６の
側面部に形成された第２のｎ十型不純物領域４を電荷蓄
積電極とし、第３のトレンチ１６の側壁及び底部に形成
された第３の絶縁膜をキャパシタ絶縁膜９とし、キャパ
シタ絶縁膜９を介して第３のトレンチ１６を埋め込んだ
多結晶シリコン膜１０をセルプレート電極とするトレン
チ型キャパシタからなるＤＲＡＭのメモリーセルが形成
されている９トレンチ型キヤパシタは単一のトレンチに
おいて、電荷蓄積電極となる第２のｎ十型不純物領域４
が側面部を酸化膜６を埋め込んだ素子分離用の第１のト
レンチ１４により、底部をｐ十型不純物領域３により分
割され、独立の三領域になっており、２つのトレンチ型
キャパシタを形成している。（第３のトレンチ底部にお
けるｐ十型不純物領域の形成法は製造方法において詳述
するが、−度底部に形成しなｎ十型不純物領域をエツチ
ング除去して後、側面部のｎ十型不純物領域に接触しな
いように底部にのみｐ十型不純物領域を形成したもので
ある９）したがって、ｎ十型不純物領域からなる電荷蓄
積電極上のトレンチの側壁にゲート電極を設けた縦方向
のＭＯＳトランジスタを形成できるため、特別に表面上
のゲート電極面積を必要としない微細なトランスファー
ゲートの形成が可能である。又、単一のトレンチ内に埋
め込み絶縁膜及びｐ十型不純物領域によりｎ十型不純物
領域からなる電荷蓄積電極を三領域に分割形成できるた
め、単一のトレンチ内にセルファライン形成した微細な
２つのキャパシタの形成が可能である。さらに、ビット
線に接続するｎ十型不純物領域を底部の平坦な拡散層に
形成できるため、接合耐圧を上昇させることが可能であ
る。そのうえ、ゲート電極及びセルプレート電極をトレ
ンチ内に埋め込み形成できるなめ、ステップカバレッジ
の良い配線体の形成も可能にすることができる。

第２図は本発明の半導体装置における第２の実雄側の模
式側断面図で、１〜１７は第１図と同じ物を、１８は第
２のｎ−型不純物領域、１９は第１のｎ−型不純物領域
を示している。

同図においては、ＬＤＤ　（Ｌ　ｉ　ｇｈｔ　１　ｙＤ
ｏｐｅｄ　　Ｄｒａｉｎ）構造のショートチャネルトラ
ンジスタを形成しており、第１のｎ十型不純物領域５及
び第２のｎ十型不純物領域４に接して第１のｎ−型不純
物領域１９及び第２のｎ−型不純物領域１８がそれぞれ
形成されている点を除き、第１の実施例と同じ構造に形
成されている０本実施例においては、第１の実施例の効
果に加え、トランスファーゲートをより微細に形成でき
るため高速化を可能にすることができる。

第３図は本発明の半導体装置における第３の実施例の模
式側断面図で、１．３〜１７は第１図と同じ物を、２０
はチャネル領域形成用のｐ十型不純物領域を示している
。

同図においては、ＤＳＡ（ＤｉｆｆｕｓｉｏｎＳｅｌｆ
　　Ａｌｉｇｎｅｄ）［造のショートチャネルトランジ
スタを形成しており、第２のｎ十型不純物領域４に接し
てゲート電極下の一部に延在するｐ十型不純物領域から
なるチャネル領域が形成されている点を除き、第１の実
施例と同じ構造に形成されている９本実施例においては
、第１の実施例の効果に加え、トランスファーゲートを
より微細に形成できることによる高速化及び電荷蓄積電
極形成用の第２のｎ十型不純物領域４をチャネル領域形
成用のｐ十型不純物領域で完全に囲むように形成できる
ため、ＨｉＣ７ｉ造のトレンチ型キャパシタを形成でき
るできることによる高集積化及び高性能化を可能にする
ことができる。

次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第４図（ａ）〜（ｅ）及び第１図を参照して説明
する。

第４図（ａ） ｐ−型シリコン基板１に酸化膜２１及び窒化膜２２を成
長させる０次いで通常のフォトリソグラフィー技術を利
用し、レジスト（図示せず）をマスク層として、硼素を
イオン注入してｐ型ウェル領域２を、燐をイオン注入し
てｎ型ウェル領域（図示せず）をそれぞれ選択的に順次
画定する。次いで高温ランニングし所望の深さを持つｐ
型ウェル領域２及びｎ型ウェル領域（図示せず）を形成
する９次いで不要なレジストを除去する９次いで通常の
フォトリソグラフィー技術を利用し、レジスト（図示せ
ず）をマスク層として、窒化膜２２、酸化膜２１、ｐ−
型シリコン基板１の一部（深さ８，１ＡＩＩＩ程度）を
選択的に順次エツチングし、第１のトレンチ１４を形成
する。次いでレジストを除去する。次いで通常のフォト
リソグラフィー技術を利用し、レジスト（図示せず）及
び窒化膜２２をマスク層として、硼素をイオン注入して
ｐ十型チャネルストッパー領域１７を、燐をイオン注入
してｎ十型チャネルストッパー領域（図示せず）をそれ
ぞれ選択的に順次第１のトレンチ１４底部に形成する。

次いで不要なレジストを除去する。次いで化学気相成長
酸化膜６を成長させ、異方性ドライエツチングをおこな
い、第１のトレンチ１４に埋め込む。次いで通常のフォ
トリソグラフィー技術を利用し、レジスト（図示せず）
をマスク層として、窒化膜２２、酸化膜２１、埋め込み
酸化膜６の一部（深さ１．ＬＪｍ程度）、ｐ−型シリコ
ン基板１の一部（深さＩＰｍ程度）を選択的に順次エツ
チングし、第２のトレンチ１５を形成する。（この第２
のトレンチ１５の深さがトランジスタのゲート長になる
。）次いでレジストを除去する。

第４図（ｂ） 次いでゲート酸化膜７を成長させる。次いで不純物を含
んだ第１の多結晶シリコン膜を成長させ、異方性ドライ
エツチングし、第２のトレンチ１５の側壁にワード線（
多結晶シリコン膜）８を形成する。次いで不要部のゲー
ト酸化Ｍ７をエツチング除去する。次いでエツチングの
マスク層となる酸化膜２３を形成する。この酸化膜２３
は不純物を含んだ多結晶シリコン膜８には厚く、ｐ−型
シリコン基板１には薄く形成されるので、この膜厚差を
利用してｐ−型シリコン基板１上の酸化膜をエツチング
除去し、不純物を含んだ多結晶シリコン膜８には若干酸
化膜２３を残す。

第４図（Ｃ） 次いで残された酸化膜２３をマスク層として第２のトレ
ンチ１５内に露出しなｐ−型シリコン基板１１４埋め込
み酸化膜６、ワード線（多結晶シリコン膜）８及び窒イ
ピ膜２２をマスク層として、砒素を回転イオン注入して
、第３のトレンチ１６の側面部及び底部に第２のｎ十型
不純物領域４を形成する。

第４図（ｄ） 次いで第３のトレンチ１６の底部を１７Ｊ　ＩＩ程度異
方性ドライエツチングし、第３のトレンチ１６の底部に
ｐ−型シリコン基板１を露出する９次いで前記第１のト
レンチ１４埋め込み酸化膜６、ワード線（多結晶シリコ
ン膜）８及び窒化膜２２をマスク層として、硼素をイオ
ン注入して、第３のトレンチ１６の底部にｎ中型不純物
領域４分割用のｐ十型不純物領域３を形成する。

第４図（ｅ） 次いで酸化膜２３をエツチング除去する。次いでキャパ
シタ絶縁膜８（酸化Ｍ／窒化Ｍ／酸化膜からなる３層膜
）を成長する９次いで第２の多結晶シリコン膜を成長さ
せ、異方性ドライエツチングし、第２のトレンチ１５及
び第３のトレンチ１６に埋め込みセルプレート電極９を
形成する。次いで不要のキャパシタ絶縁膜８をエツチン
グ除去する。

次いで不要の窒化膜２２、酸化膜２１を順次エツチング
除去する９次いでイオン注入用の薄い酸化膜（図示せず
）を成長する９次いで通常のフォトリソグラフィー技術
を利用し、レジスト（図示せず）、第１のトレンチ１４
埋め込み酸化膜６及びワード線（多結晶シリコン膜）８
をマスク層として、硼素をイオン注入してｐ十型ソース
ドレイン領域（図示せず）を、砒素をイオン注入して第
１のｎ＋型不純物領域（ソースドレイン領域）５をそれ
ぞれ選択的に順次画定する。次いで不要のレジストを除
去する。次いで不要のイオン注入用の薄い酸化膜をエツ
チング除去する。

第１図 次いで通常の技法を適用することによりブロック用酸化
膜１１及び燐珪酸ガラス（ＰＳＧ）膜１２の成長、高温
熱処理による各不純物領域の深さの制御、電極コンタク
ト窓の形成、Ａ１配線１３（ビット線を含む）の形成等
をおこなって半導体装置を完成する。

以上実施例に示したように、本発明の半導体装置によれ
ば、ｎ十型不純物領域からなる電荷蓄積電極上のトレン
チの側壁にゲート電極を設けた縦方向のＭＯＳ）ランジ
スタを形成できるため、特別に表面上のゲート電極面積
を必要としない微細なトランスファーゲートの形成が可
能である９又、単一のトレンチ内に埋め込み絶縁膜及び
ｐ十型不純物領域によりｎ＋型不純物領域からなる電荷
蓄積電極を三領域に分割形成できるため、単一のトレン
チ内にセルファライン形成した微細な２つのキャパシタ
の形成が可能である。さらに、ビット線に接続するｎ十
型不純物領域を底部の平坦な拡散層に形成できるため、
接合耐圧を上昇させることが可能である９そのうえ、ゲ
ート電極及びセルプレート電極をトレンチ内に埋め込み
形成できるため、ステップカバレッジの良い配線体の形
成も可能にすることができる。

［発明の効果］ 以上説明のように本発明によれば、ＭＩＳ型半導体装置
において、トレンチの側壁にゲート電極を形成した縦方
向のＭＯＳトランジスタからなるトランスファーゲート
と単一のトレンチ内に三領域に分割形成した不純物領域
からなる電荷蓄積電極を持つトレンチ型キャパシタを形
成できるため、縦方向のＭＯＳトランジスタを形成でき
ることにより、表面上のゲート電極面積を必要としない
こと及び単一のトレンチ内に２つのキャパシタを形成で
きることによる高集積化を、ビット線に接続する不純物
領域を底部の平坦な拡散層に形成できることにより接合
耐圧をあげること及びゲート電極とセルプレート電極を
トレンチ内に埋め込むことができることによりステップ
カバレッジの良い配線体を形成できることによる高信頼
性を可能にすることができる。即ち、極めて高集積且つ
高信頼な半導体集積回路の形成を可能とした半導体装置
を得ることができる。

【図面の簡単な説明】

第１図（ａ）（ｂ）は本発明の半導体装置における第１
の実施例の模式図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図は本発明の半導体装置における第３の実施例の模
式側断面図、 第４図（ａ）〜（ｅ）は本発明の半導体装置における製
造方法の一実施例の工程断面図、 第５図は従来の半導体装置の模式側断面図である。 図において、 １はｐ−型シリコン（Ｓｉ）基板、 ２はｐ型ウェル領域、 ３はｎ中型不純物領域分割用のｐ十型不純物領域、 ４は第２のｎ十型不純物領域（電荷蓄積電極兼ソースド
レイン領域）、 ５は第１のｎ十型不純物領域（ソースドレイン領域）、 ６はトレンチ素子分離用埋め込み酸化膜、７はゲート酸
化膜、 ８はワード線（多結晶シリコン膜）、 ９はキャパシタ絶縁膜、 １０はセルプレート電極（多結晶シリコン膜）、１１は
ブロック用酸化膜、 １２は燐珪酸ガラス（ＰＳＧ）膜、 １３はビット線（ＡＩ配線）、 １４は第１のトレンチ、 １５は第２のトレンチ、 １６は第３のトレンチ、 １７はｐ十型チャネルストッパー領域、１８は第２のｎ
−型不純物領域、 １９は第１のｎ−型不純物領域、 ２０はチャネル領域形成用のｐ十型不純物領域を示す。

Claims (4)

【特許請求の範囲】
1. （１）一導電型半導体基板に形成された反対導電型の第
   １の不純物領域と、前記第１の不純物領域の一部を規定
   する第１の絶縁膜を埋め込んだ第１のトレンチと、前記
   第１の不純物領域の残りの一部を規定する第２のトレン
   チと、前記第２のトレンチの側壁及び底部に形成された
   第２の絶縁膜と、前記第２のトレンチの側壁に前記第２
   の絶縁膜を介して形成された第１の導電膜と、前記第２
   のトレンチ内に前記第１の導電膜に自己整合して形成さ
   れた第３のトレンチと、前記第２のトレンチの底部及び
   前記第３のトレンチの側面部に形成された反対導電型の
   第２の不純物領域と、前記第３のトレンチの底部に形成
   された一導電型の不純物領域と、少なくとも前記第３の
   トレンチの側壁及び底部に形成された第３の絶縁膜と、
   前記第３の絶縁膜を介して少なくとも前記第３のトレン
   チを埋め込んだ第２の導電膜とを備えてなることを特徴
   とする半導体装置。
2. （２）単一の前記第２及び第３のトレンチにおいて、前
   記反対導電型の第２の不純物領域は前記第１のトレンチ
   を埋め込んだ第１の絶縁膜及び前記第３のトレンチの底
   部に形成された一導電型の不純物領域とにより二領域に
   分割されていることを特徴とする特許請求の範囲第１項
   記載の半導体装置。
3. （３）前記第２の絶縁膜をゲート酸化膜とし、前記第１
   の導電膜をゲート電極とし、前記第１の不純物領域及び
   前記第２の不純物領域をソースドレイン領域とするトラ
   ンスファーゲートと前記第２の不純物領域を電荷蓄積電
   極とし、前記第３の絶縁膜をキャパシタ絶縁膜とし、前
   記第２の導電膜をセルプレート電極とするキャパシタか
   らなるダイナミックランダムアクセスメモリー装置を構
   成していることを特徴とする特許請求の範囲第１項記載
   の半導体装置。
4. （４）特許請求の範囲第１項記載の半導体装置がマトリ
   ックス状に形成されていることを特徴とする半導体集積
   回路。