JPH03127513A

JPH03127513A - 半導体集積回路

Info

Publication number: JPH03127513A
Application number: JP1267033A
Authority: JP
Inventors: Yoshio Inoue; 善雄井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-10-12
Filing date: 1989-10-12
Publication date: 1991-05-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分１１Ｆ〕この発明は、入力信号をバッファリンクして出力する゛
１′、導体集積川路（以ト、「出力回路」とＪ。

う。）に関するものである。

〔従来の技術〕

笛４図は従来の出力回路を小す回路図である。

同図に示すように、入力信号Ａがスルーレ−１・制御部
１のｐチャネル型ＭＯ５Ｉ−ランンスタイＪｕ　ｌ〜、
ｒ　ｐ　Ｍ　ＯＳ　Ｔ　Ｊと言・）。）ＱＰＩのゲート
、ｎチャネル’Ｌ！！　Ｍ　ＯＳ　Ｉ・う＞　／゛スタ
以ド、ｒ　ｎ　ＩＶＩ　ＯＳＴ」とｇう。）ＱＮＩのゲ
ート及びトランスファゲートＴＦ　］の］Ｐ側ツメー１
、Ｎ側ゲートにそれぞれ人力されている。ｐ　Ｍ　ＯＳ
　Ｔ　ＯＰ　１のソース（、よ″７１ｉ源ＶＩ）Ｄに■
妾続され、ドレインはノードＮ１を介してトランスフ７
ケーｌ−Ｔ　Ｆ　１の一ツノ″屯作に（＆杭される。ま
た、トランスフ７ケー１−　Ｔ　Ｆ　１の他）ＪＡｔｔ
ＪｉｉはノードＮ２を介し”’Ｃｎ　Ｍ　ＯＳ　’ｒ　
Ｑ　Ｎ　１　（７）　ｌ−レインに接続され、ｎ　Ｍ　
ＯＳ　Ｔ　Ｑ　Ｎ　１のソースは接地されている。

ＪｊＳ？Ｍｊ、’ｉｊＶ　　、　ｊ＆地間にｐＭＯ３１
’Ｑ　ｌ、　　ｎ旧〕ＭＯＳ　Ｔ　Ｑ　２からなろ出力段としてのＣｔｖｌ　
ＯＳ　４ンバータｌが形！戊されており、ｐＭＯｓＴＱ
ｌのドレイン、ｎ　ＭＯＳ　Ｔ　Ｑ　２のドレイン間の
ノードＮ３より得られる信号が出力信号Ｙとなっている
。

そして、ｐＭＯｓＴＱｌのゲートがスルーレーＩ・制御
部１のノードＮ１に、ｎ　Ｍ　ＯＳ　Ｔ　Ｑ　２のゲー
トがスルーレート制御部１のノードＮ２に接続されてい
る。

このような溝底において、入力信号Ａの反転に佇いｐ　
Ｍ　ＯＳ　Ｔ　Ｑ　Ｐ　１．　　ｎ　Ｍ　ＯＳ　Ｔ　Ｑ
　Ｎ　１のオンオフが切替り、ノードＮｌ、Ｎ２の電位
ＶＮｌ’ｖＮ２が反転する。このノードＮｌ、Ｎ２の電
位変化に応じてｐ　Ｍ　ＯＳ　Ｔ　Ｑ　１　、　　ｎ　
Ｍ　ＯＳ　”Ｉ’　Ｑ　２のオン、オフが切替り、入力
信号Ａに応した出力信号Ｙが出力される。

ノードＮｉ、Ｎ２問にトランスファゲートＴＦ１が設け
られており、このトランスファゲートＴＦ１が抵抗要素
として働くため、その信号伝播貼間分、ノードＮ１とノ
ードＮ２の電位変化に時間差を生しさけている。

この時間差は後に詳述するが、 ■　入力信号Ａが“Ｌ”→“Ｈ”に変化した時ノードＮ
ｌ、　　ノードＮ２の電位Ｖ　　、Ｖ　　のＮＩ　　　
Ｎ２順に“Ｈ”−“Ｌ”に変化する。

■　入力信号Ａが°゛Ｈ”−“Ｌ“に変化した１侍ノー
ドＮ２．　　ノードＮ１の電位Ｖ　　、Ｖ　　のＮ２　
　　Ｎｌ順に“■、“−“Ｈ”に変化する。

また出力回路は、外部の周辺装置を駆動するため、大き
な電流を十分に流すことができるように、ｐＭＯｓＴＱ
ｌ、ｎＭＯ３ＴＱ２のトランジスタサイズを大きく設定
しそのオン抵抗値を低く設定している。

ｐ　Ｍ　ＯＳ　Ｔ　Ｑ　１　、　　ｎ　Ｍ　ＯＳ　Ｔ　
Ｑ　２の出力１毛流値ｌＤｓはＩ　−β１（（ＶＧＳ−ｖＴｌｌ）ＤＳｖ　　−（１−／２）Ｖ、ｓ２１　　　・−（＋）ＤＳである。

ただし、 βｉ：ＭＯ３′ｒの電流増幅率Ｖ　　：ＭＯ８’ｒのゲート・ソース間電圧ＳＶ　　：ＭＯ３′ｒの閾値電圧１１Ｖ　　：ＭＯＳＴのゲート・ドレイン間電圧５（１）式からｐ　Ｍ　ＯＳ　Ｔ　Ｑ　１　、　　ｎ　Ｍ
　ＯＳ　Ｔ　Ｑ　２のオンＪｌｔ抗Ｒは一　　　　　　　　　　　　　　　　　　　　　　　　
　　　・・・（２）／３　ｉ　　（Ｖ　　　Ｖ　　　　
（１／　２）　Ｖｏ３）Ｏ３Ｉ’ｌ＋て表わされる。

１３　ｉ　、　ＶＴ、、ｌ；ｉＭｏ　Ｓ　Ｔ（７）固有
の値であり、”ＤＳは一般的に電源電圧Ｖ１）、に設定
されることから、オン抵抗Ｒを変化させるためには、ゲ
ート・ソース間電圧ｖ６ｓを変化させれば良いことがわ
かる。

したがって、大電流供給用のＭＯＳＴを使用してインバ
ーターを構成しても、それぞれのＭＯＳＴのゲート・ソ
ース間電位ｖＧｓをスルーレート制御部】により制御し
てオン抵抗を変化させることにより、所望の立上ε）、
立下り時間を？！することかできる。

第５図は、第４図のスルーレート制御部１の等価回路図
である。同図において、ＳＷＩ、ＳＷ２はそれぞれｐ　
Ｍ　ＯＳ　”ｒ　Ｑ　Ｐ　１　、　　ｎ　Ｍ　ＯＳ　Ｔ
　Ｑ　Ｎ　１のオン、オフ状態を示しており、ＲＰ、Ｒ
ＮはそれぞれｐＭＯ３ＴＱＰ１．ｎＭＯ３ＴＱＮ１のオ
ン抵抗、「はトランスフアゲ−）ＴＦ　１のオン抵抗を
示している。また、ＣＰ、ＣＮはノードＮｌ。

Ｎ２にそれぞれ接続されているＭＯＳＴの容量成分の合
計を示している。

この等価回路図に是づき、入力信号Ａが“Ｈ”−“Ｌ“
への立下り変化に伴い、スイッチＳＷ１がオフからオン
に、スイッチＳＷ２がオンからオフに変化した過渡状態
におけるノードＮｌ、Ｎ２の電位Ｖ　　、Ｖ　　を求め
る。

ＮＩ　　　Ｎ２この状態における回路方程式は、第５図に示すように、
電流１　．１２を考えると、次の　（３）。

（４）式に示すようになる。

”＝　　ｖＤＩ）・・・（３）ｆ＋１（□−←□）ＣＰ　　　　ＣＮｄ　　ｔ　　−−ｆ　　ｉ　Ｐ一　〇・・・（４）（３）（４）式より、ＣＮ、ＣＰの初期状態が０であるのを考慮してｉをそれぞれ求めると、（（α ＋β） α　Ｌ（β　　−ト γ ） βＬ） βｔ）・・・（６）となる。

したがって、ノードＮ１　。

Ｎ２の電位■Ｎｌ’ ＶＮ２は、ＶＮ、−ＶＤＤ−Ｒｐ（β＋　γ）８β１）〕・・・（７）ＶＮ２”＝ｖＮＩ　　’　°　１２８βＬ）・・・（８）となる。

（７）、（８）式１こおいて、α、βはｓ２＋ｘｓ＋ｙ
−〇の根であり、（ＣＮ＋ＣＰ）・ＲＰ＋ＣＮ−ｒＣＮ−ＣＰ　　・　ＲＰ　　・　「　３ＣＮ　−ＣＰ　◆　ＲＰ　−ｒまた、　　　　　ＣＮ　１−　ＣＰＣＮ−ＣＰ−ｒ　である。

（７）　、　（８）式より、ｐ　Ｍ　ＯＳ　Ｔ　Ｑ　１
　、　　ｎ　Ｍ　ＯＳ　Ｔ　Ｑ２のオン抵抗Ｒ１，Ｒ２
の変化は第６図に示すようになり、ｐＭＯｓＴＱｌ、ｎ
ＭＯ５ＴＱ２のオン１氏抗Ｒ１，Ｒ２が、ｐＭＯ５ＴＱ
Ｐ１のオン１氏抗ＲＰ、）ランスファゲートＴＦのオン
抵抗ｒによって制御されることになる。このように、出
力回路の出力信号Ｙの了しトリ時間がｐ　Ｍ　ＯＳ　Ｔ
　Ｑ　ＰｌとトランスファゲートＴＦ１により制御され
る。

また、出力回路の出力信号Ｙの立上り１侍間も、同（藁
にしてｎ　Ｍ　ＯＳ　Ｔ　Ｑ　Ｎ　１のオン抵抗ＲＮと
トランスフアゲ−）ＴＦｌのオン抵抗「とにより制御さ
れる。

〔発明が解決しようとする課題〕

従来の出力回路は以上のように構成されており、スルー
レート制御部■により、出力段のインバータＩを構成す
るＭＯ５ＴＱＩ、Ｑ２のオン抵抗値が変えられ、立上り
時間、立下り時間が制御部されていた。

しかしながら、立上り時間、立下り時間の双方が、トラ
ンスファゲートＴＦＩのオン抵抗ｒの影響を受けて制御
されているため、立上り１１！１間及び立トリ時間を完
全に独立して制御することができないという問題点があ
った。

このため、第６図に示すように、ノードＮｌ。

Ｎ２の電位Ｖ　１　Ｖ　の立上りにさ程大きな時間Ｎ１
．　　　Ｎ２箆をもたすことができず、ｐＭＯｓＴＱｌ、０２のオン
抵抗Ｒ１，Ｒ２の抵抗値が同一になる時刻ｔＩ近傍にお
いて、両者共比較的低いオン抵抗値になってしまう。そ
の結果、時刻ｔ１近傍においてｐ　Ｍ　ＯＳ　Ｔ　Ｑ　
１　、　ｒｌＭ　ＯＳ　Ｔ　Ｑ　２がそれぞれ比較的低
い抵抗値でオンするため、電源ｖＩ）１１〜接地間に無
視できない貫通電流が流れてしまうという問題点があっ
た。

この発明は上記のような問題点を解決するためになされ
たもので、出力信号の立上り１１！１間と立ドり時間を
独立して制御し、貫通電流を低減化することができる出
力回路を得ることを目的とする。

〔課題を角り決するための手段〕

この発明にかかる半導体集積回路は、入力信号に応答し
て、第１の導電型の第１のトランジスタと第２の導電型
の第２のトランジスタから１戊る相補型インバータより
、出力信号を出力しており、前記入力信号の立上りを第
１の時定数で遅延させ、前記入力信号の立下りを第２の
時定数で遅延させた第１の制御信号を第１のトランジス
タのゲートに出力する第１の制御回路と、前記入力信号
の立上りを第３の時定数で遅延させ、前記人力（ｒ’３
号の企トリを第４の時定数で遅延させた第２の制御信号
を第２のトランジスタのゲートに出力する第２の制御回
路とを備え、前記第１．第２の制御回路は各々独立して
形成されている。

〔作用〕

この発明における第１．第２の制御回路は、それぞれ独
立して形成されているため、第１．第２の時定数と第３
．第４の時定数とを独立して決定することができる。

〔実施例〕

第１図はこの発明の一実施例である出力回路を示す回路
図である。

同図に示すように、入力信号ＡとインバータＩのｐ　Ｍ
　ＯＳ　Ｔ　Ｑ　１のゲートとの間にスルーレート制御
部１０が、入力信号Ａとインバータ！のｎＭＯＳ　Ｔ　
Ｑ　２のゲートとの間にスルーレート制御部１１が介挿
されている。

スルーレート制御部１０は、ｐＭＯ３ＴＱＰ１゜ｎＭＯ
５Ｔ２．３から構成されており、入力信号ＡはｐＭＯ３
ＴＱＰ　ｌ、ｎＭＯ３Ｔ２，３のゲ−１・にそれぞれ人
力されている。ｐＭＯ５ＴＱＰ１のソースは電源ＶＤＤ
に接続され、ドレインはノードＮ１を介してｐＭＯ３Ｔ
Ｑｉのゲートに接続されている。また、ｎＭＯ３Ｔ２．
３は７′Ｌいに直列に接続されており、ｎＭＯ３Ｔ２の
ドレインがノードＮ１に接続され、ｎ　Ｍ　ＯＳ　Ｔ　
３のソースが接地されている。

一方、スルーレ−１・制御部１１は、ｎ　Ｍ　ＯＳ　Ｔ
ＱＮＩ、ｐＭＯ３Ｔ４，５から溝底されており、入力信
号Ａ　！！　ｎ　Ｍ　ＯＳ　Ｔ　Ｑ　Ｎ　１　、　　ｐ
　Ｍ　ＯＳ　Ｔ　４　。

５のゲートにそれぞれ入力されている。ｎ　Ｍ　Ｏ５Ｔ
ＱＮＩのソースは接地され、ドレインはノードＮ２を介
してｎ　Ｍ　ＯＳ　Ｔ　Ｑ　２のゲートに接続されてい
る。また、ｐＭＯ３Ｔ４．５は直列に接続されており、
ｐＭＯ３Ｔ５のドレインかノードＮ２に接続され、ｐ　
Ｍ　ＯＳ　Ｔ　Ｑ　４のソースか電源■ＤＤに接続され
ている。なお、インバータ■の構成は従来と同様である
ため、説明は省略する。

第２図（ａ）　、　（ｂ）はそれぞれスルーレート制御
部１０．１１の等価回路図である。第２図においてＳＷ
Ｉ、ＳＷ２はそれぞれｐＭＯ５ＴＱＰ１．ｎＭＯ３ＴＱ
Ｎ１のオン、オフ状態を、ＳＷ３．ＳＷ４はそれぞれｎ
　Ｍ　ＯＳ　Ｔ　２及び３．ｐＭＯ３Ｔ４及び５のオン
、オフ状態を示している。ＲＰＲＮはそれぞれｐ　Ｍ　
ＯＳ　Ｔ　Ｑ　Ｐ　１　、　　ｎ　Ｍ　ＯＳ　Ｔ　ＱＮ
１４）オン抵抗、ｒｎはｎＭＯ３Ｔ２．３の合成オン抵
抗、ｒｐはｐＭＯ３Ｔ４．５の合成オン逝抗を示してい
る。また、ＣＰ、ＣＮはノードＮｌ。

Ｎ２にそれぞれ接続されているＭＯ３Ｔの容Ｈｈｌ。

分の合計を示している。

この等価回路図に是づき、入力信号Ａが“Ｈ“→“Ｌ”
に立下るにｆ′「い、スイッチｓｗｔ、ｓｗ４がオフか
らオンに、スイッチＳＷ２．ＳＷ３がオンからオフに変
化した過渡状態におけるノードＮｌ、Ｎ２の電位Ｖ　　
、Ｖ　　を求める。

ＮＩ　　　Ｎ２この状態における回路方程式は、第２図に示すように電
流１　　、ｔ２を考えると次の（１０）、（１１）式に
示すようになる。

（ｔｏ）、（１１）式より、キャパシタＣＰ、ＣＮが初
期状態において電荷が０であることを彦Ｌ［有］、して
、１＋＋　　ｔ２をそれぞれ求めると、となる。ただし、Ｐ−ＲＰ　２−− ＣＮ　　◆　「　ｐしたがって、ノードＮｌ、Ｎ２の電位■Ｎｌ’ｖＮ２は
、ｖ　−ｖ　−ＲＰ−１ｌＮＩ　　　　　ＤＤ −Ｖ　　・（１−ｅＡｌ）　　　　　　　−＝（１４）
ＤＤＶ　　−Ｖ　　−ｒｐ”１２Ｎ２　　　　　ＤＤ −■　・　（］−ｅ＾２）　　　　　　・・・（１５）
Ｄとなる。

（＋４）、（１５）式より明らかなように、電位ＶＮｌ
’ＶＮ２は互いに独立した関数となっており、インバー
タＩのｐ　Ｍ　ＯＳ　Ｔ　Ｑ　１とｎ　Ｍ　ＯＳ　Ｔ　
Ｑ　２とを個別に制御することができる。例えばＲＰ＜＜ｒｐとなるように、ｐＭＯ３ＴＱ１とｐＭＯ３Ｔ４゜５との
トランジスタサイズを設けることにより、第３図に示す
ように、電位Ｖ　、■　の“Ｌ”−←ＮＩ　　　Ｎ２ “Ｈ”の立上りにおいて、電位Ｖ　を電位ＶＮ２にｔｋｌ　Ｌ、急峻に立上らせることが可能となる。

このように、電位ＶＮＬと”Ｎ２の立上り波形に箆をち
たせることにより、ｐＭＯ３ＴＱ１のオン抵抗Ｒ１を急
峻に高める、つまりＰＭＯ３ＴＱＩをｌ闘侍にオンから
オフ状態にすることができるため、オン抵抗Ｒ１，Ｒ２
が同レベルになる時刻ｔ２近傍においては、オン抵抗Ｒ
１，Ｒ２の抵抗値は十分に高くなり、電源■ＤＤからｐ
ＭＯ３ＴＱ１．ｎＭ　ＯＳ　Ｔ　Ｑ　２を介して接地レ
ベルに流れる貫通電流はかなり低減する。

また、入力信号Ａか“Ｌ“−”Ｈ“への３′Ｌ上りに伴
い、スイッチＳＷ２．ＳＷ３がオフからオンに、スイッ
チＳＷＩ、ＳＷ４がオンからオフに変化した過渡状態に
おけるノードＮ１、Ｎ２の電１立Ｖ　　、Ｖ　　も、同
様にして、（＋６）、（＋７＞式に示ずＮ［Ｎ２ように求められる。

Ｖ　　＝Ｖ　　−ｅＡ３ＮＩ　　　Ｉ）Ｉ）　　　　　　　　　　　　　−１１
６）ｖ　　−ｖ　　　・ｅＡ４Ｎ２　　１１ｒ）　　　　　　　　　　　　　・・（１
７）たたし、Ａ　３−− ＣＰ　−ｒ　ｎＡ　４−− ＣＮ　　◆　ＲＮ（１６）、（１７）式より明らかなように、２１！（、
Ｑ−ｖＮ　！■Ｎ２は互いに独立した関数となっており
、・ｒシバータＩを構成するｐ　Ｍ　ＯＳ　Ｔ　Ｑ　１
とｎ　Ｍ　ＯＳ　Ｔ　Ｑ２とを個別に制御することがで
きる。し、たがって、入力１．；号Ａの立下り時と同様
にＲＮ＜＜ｒｎとなるように、ｎ　Ｍ　ＯＳ　Ｔ　Ｑ　
２とｎＭＯ３ＴＱ２．’うのトランジスタサイズを設計
することにより、貫通電流を低減することができる。

なお、スルーレ−１・制御部１０．１１の構成は、第１
図で示【またものに限らず、例えば、スルーレト制御部
１０のｎ　Ｍ　ＯＳ　Ｔ　Ｑ　２　、　３を並列にして
ノードＮ１に接続するなどの変形も勿論し゛えられる。

〔発明の効果〕

以上説明したように、この発明によれば、第１゜第２の
制御回路は、それぞれ独立して形成されているため、第
１．第２の時定数と第３．第４の時定数とを独立して決
定することができる。

したがって、インバータを構成する第１．第２のトラン
ジスタの各ゲートに人力される第１、第２の制御信号は
入力信号の立上り時にむいて入力信号をそれぞれ第１．
第３の時定数で遅延させた信号となり、立下り時におい
て入力信号をそれぞれ第２．第４の時定数で遅延させた
信号となることから、インバータより出力される出力信
号の立上り時間と立下り時間をそれぞれ独立して制御す
ることができる。

その結果、第１〜第４の時定数を第１．第２のトランジ
スタのオン、オフ変化において、オンからオフへの変化
がオフからオンの変化より開゛夫に中期に行えるように
訛定することができるため、インバータを介して電源レ
ベルから接地レベルに流れる貫通電流を低減化すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例である出力１１１１路を示
す回路図、第２図は第１図のスルーレート制御部の等価
回路図、第３図は第１図で示した出力開路の入力信号の
立下り時における内部状Ｑｉ化を示す波形図、第４図は
従来の出力開路を示す回路図、第５図は第４図のスルー
レート制御部の等（１１５回路図、第６図は第４図で示
した出力回路の入力信号の立下り時における内部状態変
化を示す波１に図である。図におイテ、Ｑｌ、ＱＰＩ、４．５はｐＭｏｓＴ、Ｑ２
．ＱＮＩ、２．３はｎＭＯ３Ｔ、１０１１はスルーレー
ト制御部である。なお、各図中同−７１号は同一または用゛１１部分を示
す。

Claims

【特許請求の範囲】

（１）入力信号に応答して、第１の導電型の第１のトラ
ンジスタと第２の導電型の第２のトランジスタから成る
相補型インバータより、出力信号を出力する半導体集積
回路であって、前記入力信号の立上りを第１の時定数で遅延させ、前記
入力信号の立下りを第２の時定数で遅延させた第１の制
御信号を第１のトランジスタのゲートに出力する第１の
制御回路と、前記入力信号の立上りを第３の時定数で遅延させ、前記
入力信号の立下りを第４の時定数で遅延させた第２の制
御信号を第２のトランジスタのゲートに出力する第２の
制御回路とを備え、前記第１、第２の制御回路は各々独立して形成されてい
ることを特徴とする半導体集積回路。