JPH03116971A - マスクプログラムｒｏｍ - Google Patents
マスクプログラムｒｏｍInfo
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- JPH03116971A JPH03116971A JP1254667A JP25466789A JPH03116971A JP H03116971 A JPH03116971 A JP H03116971A JP 1254667 A JP1254667 A JP 1254667A JP 25466789 A JP25466789 A JP 25466789A JP H03116971 A JPH03116971 A JP H03116971A
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- Japan
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- mask
- transistor
- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は記憶セルにＭＯＳ）ランジスタを用いたナンド
型のマスクプログラムＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅ
ｍｏｒｙ ）に関するものである。
型のマスクプログラムＲＯＭ（ＲｅａｄＯｎｌｙ Ｍｅ
ｍｏｒｙ ）に関するものである。
（従来の技術）
マスクプログラムＲＯＭは、ウェハ製造工程の途中でマ
スクを用いて情報が書き込まれるものであり、メモリセ
ルアレイの回路構成によってノア型とナンド型とに分類
される。上記ノア型は高速動作に適しているが、チップ
サイズが大きくなってしまうという短所がある。一方、
ナンド型はチップサイズが比較的小さくて済むという長
所があリ、メモリ容量がメガビット級になるにつれて歩
留り、コストの関係上、チップサイズを小さくする必要
性が高まることから上記ナンド型の採用が多くなる。
スクを用いて情報が書き込まれるものであり、メモリセ
ルアレイの回路構成によってノア型とナンド型とに分類
される。上記ノア型は高速動作に適しているが、チップ
サイズが大きくなってしまうという短所がある。一方、
ナンド型はチップサイズが比較的小さくて済むという長
所があリ、メモリ容量がメガビット級になるにつれて歩
留り、コストの関係上、チップサイズを小さくする必要
性が高まることから上記ナンド型の採用が多くなる。
この種の従来のナンド型ＲＯＭのメモリセルアレイの一
部について、チップ上の平面パターンおよび回路を第３
図（ａ）および（ｂ）に示す。第３図（ａ）および（ｂ
）において、２列のトランジスタ列の間に共通に１本の
ビット線ＢＬを設け、各トランジスタ列のナンド束（ト
ランジスタＴ１〜Ｔ ）選択用トランジスタとして、１
個のエンハンスメント型（Ｅ型）トランジスタＴ と１
個のデイプレッション型（Ｄ型）のトランジスタＴ ′
とを直列接続し、各ナンド束に２本の選択用ワード線Ｗ
Ｌ 、ＷＬ ’を接続している。こＳ
Ｓ の場合、ビット線ＢＬの両側のトランジスタ列における
各ナンド束の選択用トランジスタは、互いに対応するト
ランジスタの種類（上記Ｅ型とＤ型）が異なるように設
けられている。従って、ある記憶セルを選択してそのデ
ータを読み出す場合、この記憶セルが属するナンド束に
おける２個のナンド選択用トランジスタのうち、Ｄ型ト
ランジスタＴ ′に対応するワード線ＷＬ ’を接地
電位、Ｓ
ＳＥ型トランジスタ Ｔ に対応するワー
ド線ＷＬ８を電源電位Ｖ （例えば５Ｖ）にし、メモリ
セＣ ルトランジスタＴ１〜Ｔｎのうちの非選択なものに各対
応するワード線ＷＬ・・・を電源電位■ にし、Ｃ 選択されるメモリセルトランジスタのゲート電極のワー
ド線ＷＬを接地電位にする。すると、上記選択されたナ
ンド束の選択されたセルトランジスタ（例えばＴ１）の
オンまたはオフ状態に応じたデータがビット線ＢＬに現
われる。
部について、チップ上の平面パターンおよび回路を第３
図（ａ）および（ｂ）に示す。第３図（ａ）および（ｂ
）において、２列のトランジスタ列の間に共通に１本の
ビット線ＢＬを設け、各トランジスタ列のナンド束（ト
ランジスタＴ１〜Ｔ ）選択用トランジスタとして、１
個のエンハンスメント型（Ｅ型）トランジスタＴ と１
個のデイプレッション型（Ｄ型）のトランジスタＴ ′
とを直列接続し、各ナンド束に２本の選択用ワード線Ｗ
Ｌ 、ＷＬ ’を接続している。こＳ
Ｓ の場合、ビット線ＢＬの両側のトランジスタ列における
各ナンド束の選択用トランジスタは、互いに対応するト
ランジスタの種類（上記Ｅ型とＤ型）が異なるように設
けられている。従って、ある記憶セルを選択してそのデ
ータを読み出す場合、この記憶セルが属するナンド束に
おける２個のナンド選択用トランジスタのうち、Ｄ型ト
ランジスタＴ ′に対応するワード線ＷＬ ’を接地
電位、Ｓ
ＳＥ型トランジスタ Ｔ に対応するワー
ド線ＷＬ８を電源電位Ｖ （例えば５Ｖ）にし、メモリ
セＣ ルトランジスタＴ１〜Ｔｎのうちの非選択なものに各対
応するワード線ＷＬ・・・を電源電位■ にし、Ｃ 選択されるメモリセルトランジスタのゲート電極のワー
ド線ＷＬを接地電位にする。すると、上記選択されたナ
ンド束の選択されたセルトランジスタ（例えばＴ１）の
オンまたはオフ状態に応じたデータがビット線ＢＬに現
われる。
メモリセルトランジスタは、記憶情報が“０“または“
１°に対応してＤ型またはＥ型のトランジスタで作られ
ているため、ゲートに電源電位Ｖ が付加される非選択
のセルトランジスタはすＣ べてオンするが、ゲートに接地電位が付加される選択さ
れたセルトランジスタがＥ型であればオフし、Ｄ型なら
ばオンする。このようなオン、オフでデータを読みだす
。
１°に対応してＤ型またはＥ型のトランジスタで作られ
ているため、ゲートに電源電位Ｖ が付加される非選択
のセルトランジスタはすＣ べてオンするが、ゲートに接地電位が付加される選択さ
れたセルトランジスタがＥ型であればオフし、Ｄ型なら
ばオンする。このようなオン、オフでデータを読みだす
。
上記選択されたナンド束に対応する隣りのトランジスタ
列のナンド束は、２個のナンド選択用トランジスタ列の
うちのＥ型トランジスタがオフになるので、このナンド
束から上記ビット線ＢＬにデータが読み出されることは
ない。
列のナンド束は、２個のナンド選択用トランジスタ列の
うちのＥ型トランジスタがオフになるので、このナンド
束から上記ビット線ＢＬにデータが読み出されることは
ない。
なお、第３図（ａ）に示すパターンにおいて、３２はビ
ットｇＢＬとナンド束トランジスタ列の一端とのコンタ
クト部であり、斜線部分はＤ型トランジスタＴ ′のゲ
ート、チャネル領域を示している。
ットｇＢＬとナンド束トランジスタ列の一端とのコンタ
クト部であり、斜線部分はＤ型トランジスタＴ ′のゲ
ート、チャネル領域を示している。
上記第３図（ａ）、（ｂ）の構成においては、２列のト
ランジスタ列に対して１本のビット線を設けるので、ビ
ット線の本数が少なくなり、ビット線配線幅方向のチッ
プサイズが縮小する。このため現在数も普及している。
ランジスタ列に対して１本のビット線を設けるので、ビ
ット線の本数が少なくなり、ビット線配線幅方向のチッ
プサイズが縮小する。このため現在数も普及している。
このようなマスクプログラムＲＯＭを製造する場合は、
まずすべてのメモリセルをＥ型につくりておく。そして
、Ｄ型にするトランジスタのチップ上の場所の座標値を
電子計算機に入力して変換処理する。その後、この変換
処理されたデータに基づいて、Ｄ型にするトランジスタ
へのイオン注入情報をガラスマスクに書き込む。そして
このガラスマスクを用いて選択的にＤ型トランジスタを
つくり、バイナリデータを書き込んでいる。
まずすべてのメモリセルをＥ型につくりておく。そして
、Ｄ型にするトランジスタのチップ上の場所の座標値を
電子計算機に入力して変換処理する。その後、この変換
処理されたデータに基づいて、Ｄ型にするトランジスタ
へのイオン注入情報をガラスマスクに書き込む。そして
このガラスマスクを用いて選択的にＤ型トランジスタを
つくり、バイナリデータを書き込んでいる。
（発明が解決しようとする課題）
このため、記憶容量の増大とともに、電子計算機へ入力
するＤ型トランジスタのチップ上の座標値データも増大
し、電子計算機の処理時間が長くなるとともに、電子計
算機を使用する費用も大きくなり、１つのガラスマスク
を作るための、全体のコストにおける電子計算機の使用
料が大きな割合を占めるようになってきている。従って
、メモリ容量の増大に伴って、ユーザの負担するガラス
マスクの製作費用が大きくなるばかりでなく、電子計算
機の処理時間が増加することによりユーザが発注してか
らマスクＲＯＭを受取るまでの時間も長くなることにな
る。
するＤ型トランジスタのチップ上の座標値データも増大
し、電子計算機の処理時間が長くなるとともに、電子計
算機を使用する費用も大きくなり、１つのガラスマスク
を作るための、全体のコストにおける電子計算機の使用
料が大きな割合を占めるようになってきている。従って
、メモリ容量の増大に伴って、ユーザの負担するガラス
マスクの製作費用が大きくなるばかりでなく、電子計算
機の処理時間が増加することによりユーザが発注してか
らマスクＲＯＭを受取るまでの時間も長くなることにな
る。
一方、マスクＲＯＭにおいては、記憶容量のすべてにデ
ータを書き込む場合もあるが、データの書き込みを行な
わない未使用なメモリ領域が存在するものもあり、記憶
容量の大容量化に伴い、使用しないメモリ領域が増大す
る傾向にある。例えば、１６ＭビットのマスクＲＯＭに
おいて、１５Ｍビット領域を使用し、ＩＭビット分は未
使用で残すような場合である。
ータを書き込む場合もあるが、データの書き込みを行な
わない未使用なメモリ領域が存在するものもあり、記憶
容量の大容量化に伴い、使用しないメモリ領域が増大す
る傾向にある。例えば、１６ＭビットのマスクＲＯＭに
おいて、１５Ｍビット領域を使用し、ＩＭビット分は未
使用で残すような場合である。
このような未使用な領域のメモリセルのデータは、すべ
て１”か、あるいはすべて０ｍに設定されるが、“１＃
にするか“０“にするかはユーザが決定していた。この
ためユーザによっては未使用領域をすべてＤ型トランジ
スタにする必要があり、この場合ガラスマスクの製造コ
ストと、製造時間が最もかかることになる。
て１”か、あるいはすべて０ｍに設定されるが、“１＃
にするか“０“にするかはユーザが決定していた。この
ためユーザによっては未使用領域をすべてＤ型トランジ
スタにする必要があり、この場合ガラスマスクの製造コ
ストと、製造時間が最もかかることになる。
また、マスクＲＯＭの製造メーカは、製品検査時に使用
領域ばかりでなく、未使用領域をも検査し、この未使用
領域のデータがすべて“１°なのか“０″なのかを検査
し、１ビツトでも違ったデータがあれば不良品として捨
てていた。このため未使用領域であるにもかかわらず、
製品の歩留り低下の原因の１つになっていた。
領域ばかりでなく、未使用領域をも検査し、この未使用
領域のデータがすべて“１°なのか“０″なのかを検査
し、１ビツトでも違ったデータがあれば不良品として捨
てていた。このため未使用領域であるにもかかわらず、
製品の歩留り低下の原因の１つになっていた。
本発明は上記事情を考慮してなされたものであって、ガ
ラスマスクの製造コストを低下させるとともにターンア
ラウドタイム（プログラムデータを指定してから製品納
入までの時間）を短くすることのできるマスクプログラ
ムＲＯＭを提供することを目的とする。また、本発明は
、製品の歩留りを向上させるとともに、安価なマスクプ
ログラムＲＯＭを提供することを目的とする。
ラスマスクの製造コストを低下させるとともにターンア
ラウドタイム（プログラムデータを指定してから製品納
入までの時間）を短くすることのできるマスクプログラ
ムＲＯＭを提供することを目的とする。また、本発明は
、製品の歩留りを向上させるとともに、安価なマスクプ
ログラムＲＯＭを提供することを目的とする。
（課題を解決するための手段）
第１の発明は、ガラスマスクにパターン化することによ
りプログラムされたデータに基づいて製造段階でバイナ
リデータを記憶するメモリセルを有するマスクプログラ
ムＲＯＭにおいて、メモリセルに未使用領域が有る場合
、ガラスマスクにプログラムされたデータのうちガラス
マスクのパターン化されないデータに、未使用領域に設
定されるバイナリデータの′０″あるいは“１”を対応
させる手段を備えたことを特徴とする。
りプログラムされたデータに基づいて製造段階でバイナ
リデータを記憶するメモリセルを有するマスクプログラ
ムＲＯＭにおいて、メモリセルに未使用領域が有る場合
、ガラスマスクにプログラムされたデータのうちガラス
マスクのパターン化されないデータに、未使用領域に設
定されるバイナリデータの′０″あるいは“１”を対応
させる手段を備えたことを特徴とする。
第２の発明は直列に接続された複数のメモリセルを複数
組有し、この直列に接続された複数のメモリセルを選択
手段によって選択するマスクプログラムＲＯＭにおいて
、前記複数組のメモリセルのうち一組の巾の前記複数の
メモリセルのデータがすべて同一であって、選択された
時非導通状態となる組に関しては前記選択手段による選
択動作を行なわないようにしたことを特徴とする。
組有し、この直列に接続された複数のメモリセルを選択
手段によって選択するマスクプログラムＲＯＭにおいて
、前記複数組のメモリセルのうち一組の巾の前記複数の
メモリセルのデータがすべて同一であって、選択された
時非導通状態となる組に関しては前記選択手段による選
択動作を行なわないようにしたことを特徴とする。
（作 用）
このように構成されたｍｌの発明のマスクプログラムＲ
ＯＭによれば、メモリセルに未使用領域が有る場合、ガ
ラスマスクにプログラムされたデータのうちガラスマス
ク上のパターン化されないデータに、未使用領域に設定
されるバイナリデータを対応させる。これ虻より、未使
用領域に対応するガラスマスク上のデータが不要となり
、計算機の処理時間が短くなってガラスマスクの製造コ
ストを低下させることができるとともにターンアラウン
ドタイムを短くすることができる。
ＯＭによれば、メモリセルに未使用領域が有る場合、ガ
ラスマスクにプログラムされたデータのうちガラスマス
ク上のパターン化されないデータに、未使用領域に設定
されるバイナリデータを対応させる。これ虻より、未使
用領域に対応するガラスマスク上のデータが不要となり
、計算機の処理時間が短くなってガラスマスクの製造コ
ストを低下させることができるとともにターンアラウン
ドタイムを短くすることができる。
また、上述のように構成された第２の発明のマスクプロ
グラムＲＯＭによれば、メモリセルは選択された時に非
導通状態となり、かつ複数のメモリセルのデータがすべ
て同一となる組に関しては選択手段による選択動作が行
なわれない。これにより製品の歩留りを向上させること
ができるとともに、製品コストを安価にすることができ
る。
グラムＲＯＭによれば、メモリセルは選択された時に非
導通状態となり、かつ複数のメモリセルのデータがすべ
て同一となる組に関しては選択手段による選択動作が行
なわれない。これにより製品の歩留りを向上させること
ができるとともに、製品コストを安価にすることができ
る。
（実施例）
第１図を参照して第１の発明によるマスクプログラムＲ
ＯＭの一実施例を説明する。
ＯＭの一実施例を説明する。
この実施例のマスクプログラムＲＯＭは従来のマスクプ
ログラムＲＯＭにおいて、未使用領域のメモリセルのデ
ータの設定値に応じて、未使用領域のメモリセルを構成
するＥ型トランジスタにバイナリデータの′０°あるい
は“１”を対応させるものである。すなわち未使用領域
の、Ｅ型のトランジスタから構成されるすべてのメモリ
セルをユーザの要求によって“０°に設定する場合は、
メモリセルを構成するＥ型のトランジスタに“０゛を対
応させる。逆に未使用領域の、Ｅ型のトランジスタから
構成されるすべてのメモリセルをユーザの要求によって
“１ｍに設定する場合は、メモリセルを構成するＥ型の
トランジスタに′１”対応させる。そして、このように
メモリセルを構成するＥ型のトランジスタを“１”また
は“０”に対応すさせるには、例えば第１図に示す回路
をセンスアンプと出力回路との間に設けることによって
行なうことができる。この第１図に示す回路はＭＯＳ）
ランジスタＴｒｌ’ Ｔｒ２、ナントゲートＮＡＩ、イ
ンバータＩＮ、ノアゲートＮ０Ｒ１゜Ｎ０Ｒ２からなっ
ており、メモリセルを構成するＥ型のトランジスタに“
０“を対応させる場合はトランジスタＴｒｌをＤ型にし
、メそリセルを構成するＥ型のトランジスタに“１“を
対応させる場合はトランジスタＴｒ２をＤ型にする。こ
うすることによりセンスアンプからのデータがそのまま
出力回路へ伝達されるか、又は反転されて伝達されるか
が決まることになる。従って、センスアンプが読み出し
たメモリセルを構成するＥ型のトランジスタのデータが
常に′１“であったとしても、第１図に示す回路のトラ
ンジスタＴｒ１がＤ型、トランジスタ”ｒ２がＥ型であ
ればトランジスタ”ｒｌとＴｒ２の中間ノードＮ１の電
位レベルは“１°となる。そしてこの電位レベルはナン
トゲートＮＡＩ、インバータＩＮ、ノアゲートＮ０Ｒ２
を経て“０”レベルとなって出力回路に伝達される。
ログラムＲＯＭにおいて、未使用領域のメモリセルのデ
ータの設定値に応じて、未使用領域のメモリセルを構成
するＥ型トランジスタにバイナリデータの′０°あるい
は“１”を対応させるものである。すなわち未使用領域
の、Ｅ型のトランジスタから構成されるすべてのメモリ
セルをユーザの要求によって“０°に設定する場合は、
メモリセルを構成するＥ型のトランジスタに“０゛を対
応させる。逆に未使用領域の、Ｅ型のトランジスタから
構成されるすべてのメモリセルをユーザの要求によって
“１ｍに設定する場合は、メモリセルを構成するＥ型の
トランジスタに′１”対応させる。そして、このように
メモリセルを構成するＥ型のトランジスタを“１”また
は“０”に対応すさせるには、例えば第１図に示す回路
をセンスアンプと出力回路との間に設けることによって
行なうことができる。この第１図に示す回路はＭＯＳ）
ランジスタＴｒｌ’ Ｔｒ２、ナントゲートＮＡＩ、イ
ンバータＩＮ、ノアゲートＮ０Ｒ１゜Ｎ０Ｒ２からなっ
ており、メモリセルを構成するＥ型のトランジスタに“
０“を対応させる場合はトランジスタＴｒｌをＤ型にし
、メそリセルを構成するＥ型のトランジスタに“１“を
対応させる場合はトランジスタＴｒ２をＤ型にする。こ
うすることによりセンスアンプからのデータがそのまま
出力回路へ伝達されるか、又は反転されて伝達されるか
が決まることになる。従って、センスアンプが読み出し
たメモリセルを構成するＥ型のトランジスタのデータが
常に′１“であったとしても、第１図に示す回路のトラ
ンジスタＴｒ１がＤ型、トランジスタ”ｒ２がＥ型であ
ればトランジスタ”ｒｌとＴｒ２の中間ノードＮ１の電
位レベルは“１°となる。そしてこの電位レベルはナン
トゲートＮＡＩ、インバータＩＮ、ノアゲートＮ０Ｒ２
を経て“０”レベルとなって出力回路に伝達される。
なお、トランジスタＴｒｌをＥ型、トランジスタＴｒ２
をＤ型にすれば、センスアンプが読み出したＥ型のトラ
ンジスタのデータが“１′であれば１ｍが出力回路に伝
達されることになる。
をＤ型にすれば、センスアンプが読み出したＥ型のトラ
ンジスタのデータが“１′であれば１ｍが出力回路に伝
達されることになる。
このようにセンスアンプが検出するメモリセルのデータ
が同じであっても、メモリセルへデータをプログラムす
るガラスマスクに第１図に示す回路のトランジスタＴｒ
ｌ、Ｔｒ２のいずれかをＤ’４２とすることをプログラ
ムするだけで、メモリセルを構成するＥ型およびＤ型の
トランジスタにそれぞれ対応するバイナリデータを反転
させたり、又はそのままとすることが可能となる。これ
により、本実施例のマスクプログラムＲＯＭにおいては
、未使用領域に対応するガラスマスク上のデータが不要
となるため、電子計算機の処理時間が短くなり、ガラス
マスクの製造コストを低下させることができるとともに
、ターンアラウンドタイムを短縮することができる。
が同じであっても、メモリセルへデータをプログラムす
るガラスマスクに第１図に示す回路のトランジスタＴｒ
ｌ、Ｔｒ２のいずれかをＤ’４２とすることをプログラ
ムするだけで、メモリセルを構成するＥ型およびＤ型の
トランジスタにそれぞれ対応するバイナリデータを反転
させたり、又はそのままとすることが可能となる。これ
により、本実施例のマスクプログラムＲＯＭにおいては
、未使用領域に対応するガラスマスク上のデータが不要
となるため、電子計算機の処理時間が短くなり、ガラス
マスクの製造コストを低下させることができるとともに
、ターンアラウンドタイムを短縮することができる。
次に第２の発明によるマスクプログラムＲＯＭの一実施
例を第２図を参照して説明する。
例を第２図を参照して説明する。
一般にマスクプログラムＲＯＭにおいては、未使用な領
域のメモリセルはすべて同一のデータであるので、特に
ワード線ＷＬにより選択してデータを読み出さなくとも
よい。メモリセルトランジスタＴｌ−ＴｎがすべてＥ型
であるならば、Ｔ１〜Ｔ を通しての電流経路は存在し
ない。よって、選択ワード線ＷＬ、ＷＬ’によって選択
しなＳ いのと等価な状態になる。このためこの実施例では、未
使用な領域の選択ワード線ＷＬ 。
域のメモリセルはすべて同一のデータであるので、特に
ワード線ＷＬにより選択してデータを読み出さなくとも
よい。メモリセルトランジスタＴｌ−ＴｎがすべてＥ型
であるならば、Ｔ１〜Ｔ を通しての電流経路は存在し
ない。よって、選択ワード線ＷＬ、ＷＬ’によって選択
しなＳ いのと等価な状態になる。このためこの実施例では、未
使用な領域の選択ワード線ＷＬ 。
ＷＬ ’に接続されたトランジスタＴ、ＴＳ
Ｓ
ＳをすべてＥ型とし、トランジスタＴ 、
Ｔ ’にＳ Ｓ よる選択動作を行なわせないようにしている。従って、
メモリセルトランジスタＴｔ〜Ｔｎのいずれかに不良が
あり、例えば基板とのリーク電流により、トランジスタ
Ｔ１〜Ｔｎに電流経路が存在したとしても、選択用のト
ランジスタＴ 。
Ｓ
ＳをすべてＥ型とし、トランジスタＴ 、
Ｔ ’にＳ Ｓ よる選択動作を行なわせないようにしている。従って、
メモリセルトランジスタＴｔ〜Ｔｎのいずれかに不良が
あり、例えば基板とのリーク電流により、トランジスタ
Ｔ１〜Ｔｎに電流経路が存在したとしても、選択用のト
ランジスタＴ 。
Ｔ ′がオフするため、不良とはならない。
以上述べたように本実施例によれば、製品の歩留りを向
上させることができるとともに製品コストを安価にする
ことができる。
上させることができるとともに製品コストを安価にする
ことができる。
なお、上記実施例では選択トランジスタＴ 。
Ｔ ′をＥ型として選択動作をしないようにしたが、こ
れは例えばコンタクト３２を省くようにしてもよい。
れは例えばコンタクト３２を省くようにしてもよい。
しかし、トランジスタＴ 、Ｔ ’をＥ型に換Ｓ
Ｓ えるのはメモリセルへデータを書き込むのと同一のガラ
スマスクで行なえるため、未使用領域の増減によるトラ
ンジスタＴ 、Ｔ ’をＥ型にするＳ ものの変更が最も効率がよい。
Ｓ えるのはメモリセルへデータを書き込むのと同一のガラ
スマスクで行なえるため、未使用領域の増減によるトラ
ンジスタＴ 、Ｔ ’をＥ型にするＳ ものの変更が最も効率がよい。
さらに、未使用領域に第２の発明を適用するばかりでな
く、データを書き込む使用領域でも、トランジスタＴ、
−Ｔ、がすべでＥ型であるものならば、第２の発明を適
用することにより更に歩留りは向上する。
く、データを書き込む使用領域でも、トランジスタＴ、
−Ｔ、がすべでＥ型であるものならば、第２の発明を適
用することにより更に歩留りは向上する。
第１の発明によれば、未使用領域に対応するガラスマス
ク上のデータが不要となるため、電子λ１算機の処理時
間が短くなり、ガラスマスクの製造コストを低下させる
ことができるとともに、ターンアラウンドタイムを短縮
することができる。
ク上のデータが不要となるため、電子λ１算機の処理時
間が短くなり、ガラスマスクの製造コストを低下させる
ことができるとともに、ターンアラウンドタイムを短縮
することができる。
また、第２の発明によれば、製品の歩留りを向上させる
ことができるとともに製品コストを安価にすることがで
きる。
ことができるとともに製品コストを安価にすることがで
きる。
第１図は第１の発明によるマスクプログラムＲＯＭの一
実施例の作用を説明する回路図、第２図（ａ）および（
ｂ）は第２の発明によるマスクプログラムＲＯＭの一実
施例を説明する、メモリセルアレイに関するチップ上の
平面パターンおよび回路図、第３図（ａ）および（ｂ）
は従来のナンド型ＲＯＭのメモリセルアレイに関するチ
ップ上の平面パターンおよび回路図である。
実施例の作用を説明する回路図、第２図（ａ）および（
ｂ）は第２の発明によるマスクプログラムＲＯＭの一実
施例を説明する、メモリセルアレイに関するチップ上の
平面パターンおよび回路図、第３図（ａ）および（ｂ）
は従来のナンド型ＲＯＭのメモリセルアレイに関するチ
ップ上の平面パターンおよび回路図である。
Claims (1)
- 【特許請求の範囲】 １、ガラスマスクにパターン化することによりプログラ
ムされたデータに基づいて製造段階でバイナリデータを
記憶するメモリセルを有するマスクプログラムＲＯＭに
おいて、 前記メモリセルに未使用領域が有る場合、前記ガラスマ
スクにプログラムされたデータのうち前記未使用領域に
設定されるバイナリデータの“０”あるいは“１”を前
記ガラスマスクのパターン化されないデータに対応させ
る手段を備えたことを特徴とするマスクプログラムＲＯ
Ｍ。 ２、直列に接続された複数のメモリセルを複数組有し、
この直列に接続された複数のメモリセルを選択手段によ
って選択するマスクプログラムＲＯＭにおいて、 前記複数組のメモリセルのうち一組の巾の前記複数のメ
モリセルのデータがすべて同一であって、選択された時
非導通状態となる組に関しては前記選択手段による選択
動作を行なわないようにしたことを特徴とするマスクプ
ログラムＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25466789A JP2723309B2 (ja) | 1989-09-29 | 1989-09-29 | マスクプログラムｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25466789A JP2723309B2 (ja) | 1989-09-29 | 1989-09-29 | マスクプログラムｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03116971A true JPH03116971A (ja) | 1991-05-17 |
| JP2723309B2 JP2723309B2 (ja) | 1998-03-09 |
Family
ID=17268192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25466789A Expired - Fee Related JP2723309B2 (ja) | 1989-09-29 | 1989-09-29 | マスクプログラムｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723309B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
-
1989
- 1989-09-29 JP JP25466789A patent/JP2723309B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5449225A (en) * | 1990-10-17 | 1995-09-12 | Alfred Teves Gmbh | Master cylinder with two internal valves |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723309B2 (ja) | 1998-03-09 |
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