JPH03108867A - 画像読取装置 - Google Patents
画像読取装置Info
- Publication number
- JPH03108867A JPH03108867A JP1107712A JP10771289A JPH03108867A JP H03108867 A JPH03108867 A JP H03108867A JP 1107712 A JP1107712 A JP 1107712A JP 10771289 A JP10771289 A JP 10771289A JP H03108867 A JPH03108867 A JP H03108867A
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- JP
- Japan
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- image sensor
- signal
- image
- original
- ram
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 12
- 230000003287 optical effect Effects 0.000 claims abstract description 6
- 239000011521 glass Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 101100162020 Mesorhizobium japonicum (strain LMG 29417 / CECT 9101 / MAFF 303099) adc3 gene Proteins 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、画像読取装置に関するものである。
従来、この種の画像読取装置においては、イメージセン
サとしてＣＯＯイ・メージセンサを用いたものがよく知
られている。
サとしてＣＯＯイ・メージセンサを用いたものがよく知
られている。
然しながら、上記従来例の様に、ＣＣＤイメージセンサ
を用いると電気信号を複数回読み出しはできず例えば、
８ビツト相当の階調数を得ようとすると、必然的に８ビ
ツトのＡ／Ｄコンバータを使用しなければならず、その
結果コストが高くつくという欠点があった。
を用いると電気信号を複数回読み出しはできず例えば、
８ビツト相当の階調数を得ようとすると、必然的に８ビ
ツトのＡ／Ｄコンバータを使用しなければならず、その
結果コストが高くつくという欠点があった。
本発明の目的は以上のような問題を解消した画像読取装
置を提供することにある。
置を提供することにある。
（課題を解決するための手段〕
本発明は原稿を照射する光源と、原稿からの光源の反射
光を結像する光学系と、結像された光信号を光電変換し
、蓄積するイメージセンサと、イメージセンサに蓄積さ
れた光電変換信号をライン同期信号区間内にて複数回読
み出す読出手段とを有する。
光を結像する光学系と、結像された光信号を光電変換し
、蓄積するイメージセンサと、イメージセンサに蓄積さ
れた光電変換信号をライン同期信号区間内にて複数回読
み出す読出手段とを有する。
（作 用〕
本発明によれば、例えば本出願人にかかる特開昭６３−
７６４７６号に記される様なイメージセンサを使用し、
−旦光電変換された電気信号を１水平開期信号区間に複
数回読み出すことにより、例えば６ビツトＡ／Ｄコンバ
ータを使用した場合でも、８ビツト相当の階調数が得ら
れる様にしたものである。
７６４７６号に記される様なイメージセンサを使用し、
−旦光電変換された電気信号を１水平開期信号区間に複
数回読み出すことにより、例えば６ビツトＡ／Ｄコンバ
ータを使用した場合でも、８ビツト相当の階調数が得ら
れる様にしたものである。
（実施例〕
第１図に本発明の基本的構成例を示す。
第１図において、１は画像読取装置の本体であり、本体
ｌ上の原稿台ガラス２上に＠置された原稿３を照射する
光源４と原稿３からの反射光を、反射ミラー５，６．７
を、経由して結像レンズ８によりイメージセンサ９に結
像された像をイメージセンサ９で光電変換処理され、制
御回路１０によりディジタル変換された画像信号をイン
タフェース回路１１を介してホストコンピュータ等に伝
送される様になっている。
ｌ上の原稿台ガラス２上に＠置された原稿３を照射する
光源４と原稿３からの反射光を、反射ミラー５，６．７
を、経由して結像レンズ８によりイメージセンサ９に結
像された像をイメージセンサ９で光電変換処理され、制
御回路１０によりディジタル変換された画像信号をイン
タフェース回路１１を介してホストコンピュータ等に伝
送される様になっている。
イメージセンサ９は、例えば第２図に示す通りの構成に
なっている（同図は特開昭６３−７［１４７６に記載の
ものであって、光電変換され蓄積された信号は複数回読
出すことができる。
なっている（同図は特開昭６３−７［１４７６に記載の
ものであって、光電変換され蓄積された信号は複数回読
出すことができる。
第３図は、本発明の一実施例の回路構成例を示した図で
ある。
ある。
第３図において、３０１は加算回路、３０２はイメージ
センサから出力されるアナログ・ビデオ信号を増幅する
アンプ、３０３はアナログ信号をディジタル信号に変換
するＡ／Ｄコンバータ（以下＾ＤＣと呼ぶ） 、３０４
はディジタル信号に変換されたビデオ信号を記憶してお
く為のＲＡＭ 、３０５は、ＲＡＭ ３０４の制御を行
なうＲＡＭ制御回路である。
センサから出力されるアナログ・ビデオ信号を増幅する
アンプ、３０３はアナログ信号をディジタル信号に変換
するＡ／Ｄコンバータ（以下＾ＤＣと呼ぶ） 、３０４
はディジタル信号に変換されたビデオ信号を記憶してお
く為のＲＡＭ 、３０５は、ＲＡＭ ３０４の制御を行
なうＲＡＭ制御回路である。
３０６は、本発明の画像読取装置の一連の制御を行なう
ｃｐｕであり、ＲＯＭ ３０６Ａ、 ＲＡＭ ３０６Ｂ
、及びＤ／Ａコンバータ（以下ＤＡＣと呼ぶ） ３０６
Ｇより構成されるシングルチップマイクロコンピュータ
である。３０７は、 ＡＤＣ３０３のディジタル出力信
号をＲＡＭ ３０４に記憶する際、対応ビットを選択す
る為のセレクタである。
ｃｐｕであり、ＲＯＭ ３０６Ａ、 ＲＡＭ ３０６Ｂ
、及びＤ／Ａコンバータ（以下ＤＡＣと呼ぶ） ３０６
Ｇより構成されるシングルチップマイクロコンピュータ
である。３０７は、 ＡＤＣ３０３のディジタル出力信
号をＲＡＭ ３０４に記憶する際、対応ビットを選択す
る為のセレクタである。
以下第５図の動作フローチャートに従って本発明の説明
を行なう。
を行なう。
第５図において、ステップＳ１において、ＣＰＵ３０６
は１ラインの水平同期信号に同期して、アンプ３０２の
出力Ｖ。が、 Ｖ６’ ＝ Ｇ−Ｖｏ −（１）となる様に、
ＤＡＣ３０６Ｃに所定値を設定し、ステップＳ２でＡＤ
Ｃ３０３のオーバーフロービットがＲＡＭ３０４のビッ
ト６にセットされる様、セレクタ３０７に指令を与える
。
は１ラインの水平同期信号に同期して、アンプ３０２の
出力Ｖ。が、 Ｖ６’ ＝ Ｇ−Ｖｏ −（１）となる様に、
ＤＡＣ３０６Ｃに所定値を設定し、ステップＳ２でＡＤ
Ｃ３０３のオーバーフロービットがＲＡＭ３０４のビッ
ト６にセットされる様、セレクタ３０７に指令を与える
。
ここで、ＲＡＭ ３０４は８ビツト構成であり、最下位
ビットをビットＯ１最上位ビットをビット７とする。ま
た、ＡＤＯ３０３は６ビツト分解能を有し、オーバーフ
ロー出力信号のあるものである。ステップＳ３では、１
ライン分のディジタル変換されたビデオ・データをＲＡ
Ｍ ３０４の下位６ビツトに記憶させ、ステップＳ４で
は１ライン分終了したか否かの判断がなされる。
ビットをビットＯ１最上位ビットをビット７とする。ま
た、ＡＤＯ３０３は６ビツト分解能を有し、オーバーフ
ロー出力信号のあるものである。ステップＳ３では、１
ライン分のディジタル変換されたビデオ・データをＲＡ
Ｍ ３０４の下位６ビツトに記憶させ、ステップＳ４で
は１ライン分終了したか否かの判断がなされる。
以上のステップＳｌ〜Ｓ４までで、６ビツトＡＤＣを使
用して８ビツト相当の分解能を実現する場合の下位側６
ビツトをＲＡＭ４３０４に記憶したことになる。
用して８ビツト相当の分解能を実現する場合の下位側６
ビツトをＲＡＭ４３０４に記憶したことになる。
然る後、ステップＳ５にて、アンプ３０２の出力ＶＯが
ｖｏ’ ＝＝Ｇ（Ｖｏ−ｖ’ ） ・・・（２）
となる様に、ＤＡＣ３０６Ｇに所定値を設定する。
となる様に、ＤＡＣ３０６Ｇに所定値を設定する。
即ち、第４図に示す様にステップ５ＩＮ５４まではアン
プ３０２の出力電圧が（イ）であるとすれば、ステップ
５５〜Ｓ９では（０）の様になる。なお、第４図ニオイ
テ、ＶＲＴ＋ ｖＲＥＩは各々、ＡＤＣ３０３のリファ
レンス電圧の高位側、低位側の電圧を示す。
プ３０２の出力電圧が（イ）であるとすれば、ステップ
５５〜Ｓ９では（０）の様になる。なお、第４図ニオイ
テ、ＶＲＴ＋ ｖＲＥＩは各々、ＡＤＣ３０３のリファ
レンス電圧の高位側、低位側の電圧を示す。
ステップＳ６では、八〇〇 ３０３のオーバーフロービ
ットがＩＩＡＭ ３０４のビット７にセットされる様セ
レクタ３０７に指令を与え、ステップＳ７にて先のステ
ップ５１〜Ｓ４でＲＡＭ ３０４に記憶されたデータの
ビット６の出力が０ならば、ＲＡＭ ３０４にＡＤＣ３
０３からの出力データをＲＡＭ ３０４に記憶せず、ビ
ット６の出力が１ならばＲＡＭ ３０４の下位６ビツト
にＡＤＣ３０３の出力データを記憶する様にＲＡＭ制御
回路３０５に指令を与える。然る後ステップＳ８にて、
先のステップＳ７の指令に従い、 ＲＡＭ ３０４への
記憶がなされ、ステップＳ９で１ライン分の終了か否か
の判断がなされる。
ットがＩＩＡＭ ３０４のビット７にセットされる様セ
レクタ３０７に指令を与え、ステップＳ７にて先のステ
ップ５１〜Ｓ４でＲＡＭ ３０４に記憶されたデータの
ビット６の出力が０ならば、ＲＡＭ ３０４にＡＤＣ３
０３からの出力データをＲＡＭ ３０４に記憶せず、ビ
ット６の出力が１ならばＲＡＭ ３０４の下位６ビツト
にＡＤＣ３０３の出力データを記憶する様にＲＡＭ制御
回路３０５に指令を与える。然る後ステップＳ８にて、
先のステップＳ７の指令に従い、 ＲＡＭ ３０４への
記憶がなされ、ステップＳ９で１ライン分の終了か否か
の判断がなされる。
次に、ステップＳＩＯにて、アンプ３０２の出力ｖ０が
Ｖｏ’ −Ｇ （Ｖｏ −２Ｖ’ ） ’＝
（３）となる様に、ＤＡＣ３０６Ｇに所定値を設定し、
ステップ３１１ にてＡＤＣ３０３のオーバーフロービ
ットがＲＡＭ ３０４のビット６および７にセットされ
る様にセレクタ３０７に指令を与え、ステップＳ１２に
て先のステップ５ＩＮＳ９でＲＡＭ ３０４に記憶され
たデータのビット７の出力が０ならば、ＡＤＯ３０３の
出力を１１ＡＭ ３０４に記憶せず、ビット７の出力が
１ならば八〇Ｃ３０３の出力をＲＡＭ ３０４の下位６
ビツトに記憶する様に、ＲＡＭ制御回路３０５に指令を
与える。然る後、ステップ５１３にてステッ、プ５１２
で設定された指令に従って、ＲＡＭ ３０４への記憶が
なされ、ステップ５１４にて１ライン分の終了か否かの
判断がなされる。
（３）となる様に、ＤＡＣ３０６Ｇに所定値を設定し、
ステップ３１１ にてＡＤＣ３０３のオーバーフロービ
ットがＲＡＭ ３０４のビット６および７にセットされ
る様にセレクタ３０７に指令を与え、ステップＳ１２に
て先のステップ５ＩＮＳ９でＲＡＭ ３０４に記憶され
たデータのビット７の出力が０ならば、ＡＤＯ３０３の
出力を１１ＡＭ ３０４に記憶せず、ビット７の出力が
１ならば八〇Ｃ３０３の出力をＲＡＭ ３０４の下位６
ビツトに記憶する様に、ＲＡＭ制御回路３０５に指令を
与える。然る後、ステップ５１３にてステッ、プ５１２
で設定された指令に従って、ＲＡＭ ３０４への記憶が
なされ、ステップ５１４にて１ライン分の終了か否かの
判断がなされる。
次に、ステップ５１５にてアンプ３０２の出力ｖ０がｖ
ｏｌ ＝Ｇ（ＶＯ−３Ｖ’ ） ・・・（４）となる
様、にＤＡＶ ３０８Ｇに所定値を設定し、ステップ５
１６にて、先のステップ５ｌ−５１４でＲＡＭ ３０４
に記憶されたデータのビット６または７の出力が０なら
ばＡＤＣ３０３の出力データをＲＡＭ ３０４に記憶せ
ず、ビット６と７の出力がともに１ならばＡＤＣ３０３
の出力データをＲＡＭ ３０４の下位６ビツトに記憶す
る様にＲＡＭ制御回路３０５に指令を与え、ステップ５
１７にてステップ５１８で設定された指令に従いＲＡＭ
３０４への記憶がなされ、ステップＳ１８にて１ライ
ン分の終了か否かの判断がなされ、全ての変換が終了す
る。
ｏｌ ＝Ｇ（ＶＯ−３Ｖ’ ） ・・・（４）となる
様、にＤＡＶ ３０８Ｇに所定値を設定し、ステップ５
１６にて、先のステップ５ｌ−５１４でＲＡＭ ３０４
に記憶されたデータのビット６または７の出力が０なら
ばＡＤＣ３０３の出力データをＲＡＭ ３０４に記憶せ
ず、ビット６と７の出力がともに１ならばＡＤＣ３０３
の出力データをＲＡＭ ３０４の下位６ビツトに記憶す
る様にＲＡＭ制御回路３０５に指令を与え、ステップ５
１７にてステップ５１８で設定された指令に従いＲＡＭ
３０４への記憶がなされ、ステップＳ１８にて１ライ
ン分の終了か否かの判断がなされ、全ての変換が終了す
る。
〔他の実施例）
第６図に、他の実施を示す。
即ち、ＤＡＣ３０１３Ｃの出力をＡＤＣ３０３の高位側
のリファレンス電圧ＶＲＴに与え、ｖｎｔの電圧レベル
を制御する構成でも同様の効果が得られる。
のリファレンス電圧ＶＲＴに与え、ｖｎｔの電圧レベル
を制御する構成でも同様の効果が得られる。
（発明の効果〕
以上説明した様に、本発明で用いられる様なイメージセ
ンサを用いて、−旦蓄積された光電変換信号を複数回読
み出すことにより、低分解能のＡ／Ｄコンバータであっ
てもそれより、高分解能でＡ／Ｄ変換処理することが可
能であり、比較的低コストで階調数を上げる効果がある
。
ンサを用いて、−旦蓄積された光電変換信号を複数回読
み出すことにより、低分解能のＡ／Ｄコンバータであっ
てもそれより、高分解能でＡ／Ｄ変換処理することが可
能であり、比較的低コストで階調数を上げる効果がある
。
第１図は画像読取装置の基本構成例を示す図、
第２図は本発明実施例に用いるイメージ・センサ例を示
す図、 第３図は本発明の実施例の回路構成例を示す図、 第５図は本実施例の動作フローチャートを示す図、 第６図は他の実施例を示す図である。 ・・・加算回路、 ・・・アンプ、 ・・・＾／Ｄコンバータ、 ・・・ＲＡＭ 。 ・・・ＲＡＭ制御回路、 ・・・ＣＰＵ 。 ・・・セレクタ。 ７１な臣ｉｖ＝ 第４図 手続ネ甫正書 （方式） 平成２年１０月１９日
す図、 第３図は本発明の実施例の回路構成例を示す図、 第５図は本実施例の動作フローチャートを示す図、 第６図は他の実施例を示す図である。 ・・・加算回路、 ・・・アンプ、 ・・・＾／Ｄコンバータ、 ・・・ＲＡＭ 。 ・・・ＲＡＭ制御回路、 ・・・ＣＰＵ 。 ・・・セレクタ。 ７１な臣ｉｖ＝ 第４図 手続ネ甫正書 （方式） 平成２年１０月１９日
Claims (1)
- 【特許請求の範囲】 １）原稿を照射する光源と、前記原稿からの前記光源の
反射光を結像する光学系と、前記結像された光信号を光
電変換し、蓄積するイメージセンサと、該イメージセン
サに蓄積された光電変換信号をライン同期信号区間内に
て複数回読み出す読出手段とを有することを特徴とする
画像読取装置。 ２）前記読出手段は、１主走査画素数分に同期して、イ
メージセンサの出力信号と所定信号との加算比率を制御
する手段を有することを特徴とする請求項１記載の画像
読取装置。３）前記読出手段は、前記加算比率に応じて
、当該加算後の信号のアナログ−ディジタル変換データ
を記憶手段に記憶する際、ディジタル・データの重みを
制御する手段を有することを特徴とする請求項２に記載
の画像読取装置。 ４）前記読出手段は、前記加算比率に応じて、前記アナ
ログ−ディジタル変換データを前記記憶手段に記憶する
か否かの制御手段を有することを特徴とする請求項２ま
たは３に記載の画像読取装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107712A JPH03108867A (ja) | 1989-04-28 | 1989-04-28 | 画像読取装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107712A JPH03108867A (ja) | 1989-04-28 | 1989-04-28 | 画像読取装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108867A true JPH03108867A (ja) | 1991-05-09 |
Family
ID=14466035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107712A Pending JPH03108867A (ja) | 1989-04-28 | 1989-04-28 | 画像読取装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689340A2 (en) | 1994-06-22 | 1995-12-27 | Sharp Kabushiki Kaisha | Signal-processing circuit |
-
1989
- 1989-04-28 JP JP1107712A patent/JPH03108867A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689340A2 (en) | 1994-06-22 | 1995-12-27 | Sharp Kabushiki Kaisha | Signal-processing circuit |
| US5606321A (en) * | 1994-06-22 | 1997-02-25 | Sharp Kabushiki Kaisha | Signal-processing circuit |
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