JPH03108768A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH03108768A JPH03108768A JP63236024A JP23602488A JPH03108768A JP H03108768 A JPH03108768 A JP H03108768A JP 63236024 A JP63236024 A JP 63236024A JP 23602488 A JP23602488 A JP 23602488A JP H03108768 A JPH03108768 A JP H03108768A
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- Japan
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- ground line
- forming
- conductive layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
半導体記憶装置の製造方法に係り、特に不揮発性メモリ
の製造方法に関し、 半導体記憶装置の接地線抵抗を低下させかつ安定化させ
ることにより、メモリの読出しスピードの向上および読
出しの安定化を実現することができる半導体記憶装置の
製造方法を提供することを目的とし、 半導体基板の素子形成領域上方および素子分離領域に交
差する接地線形成領域上方全面にフローテインクゲート
となる第１の導電層を形成する第１の工程と、全面に絶
縁膜を介してコン１〜ロールゲートおよび配線層となる
第２の導電層を形成する第２の工程と、前記第２および
第１の導電層のパターニングを行なって、前記接地線形
成領域上方の前記第２の導電層、前記絶縁膜、および前
記第１の導電層を除去する第３の工程と、前記接地線形
成領域に交差する前記素子分離領域の分離用絶縁膜を除
去する第４の工程と、前記接地線形成領域の前記半導体
基板表面に不純物を添加する第５の工程とを有し、前記
接地線形成領域全面に接地線としての不純物領域を形成
するように構成する。
の製造方法に関し、 半導体記憶装置の接地線抵抗を低下させかつ安定化させ
ることにより、メモリの読出しスピードの向上および読
出しの安定化を実現することができる半導体記憶装置の
製造方法を提供することを目的とし、 半導体基板の素子形成領域上方および素子分離領域に交
差する接地線形成領域上方全面にフローテインクゲート
となる第１の導電層を形成する第１の工程と、全面に絶
縁膜を介してコン１〜ロールゲートおよび配線層となる
第２の導電層を形成する第２の工程と、前記第２および
第１の導電層のパターニングを行なって、前記接地線形
成領域上方の前記第２の導電層、前記絶縁膜、および前
記第１の導電層を除去する第３の工程と、前記接地線形
成領域に交差する前記素子分離領域の分離用絶縁膜を除
去する第４の工程と、前記接地線形成領域の前記半導体
基板表面に不純物を添加する第５の工程とを有し、前記
接地線形成領域全面に接地線としての不純物領域を形成
するように構成する。
［産業上の利用分野］
本発明は半導体記憶装置の製造方法にｆ系り、待に不揮
発性メモリの製造方法に関する。
発性メモリの製造方法に関する。
［従来の技術］
一般に、不揮発性メモリ例えばＥ２ＰＲＯＭのメモリセ
ルは、第９図に示されるように配置される。すなわちメ
モリトランジスタＴ’ｍｌｌ Ｔｍ１２、・・・のソ
ースは接地線に接続され、ドレインはセレンＩ−１−ラ
ンジスタＴｓｌｌ、Ｔｓ１．２ ・・・を介してピッ
１〜線ＢＬＬに接続されている。同様に、メモリ）−ラ
ンジスタＴｍ２１．Ｔ’ｍ２２．・・・のソースおよび
トレインは、それぞれ接地線およびセレクト１〜ランジ
スタＴｓ２１．Ｔｓ２２ ・・・を介したピッｌ−線
ＢＬ２に接続されている。
ルは、第９図に示されるように配置される。すなわちメ
モリトランジスタＴ’ｍｌｌ Ｔｍ１２、・・・のソ
ースは接地線に接続され、ドレインはセレンＩ−１−ラ
ンジスタＴｓｌｌ、Ｔｓ１．２ ・・・を介してピッ
１〜線ＢＬＬに接続されている。同様に、メモリ）−ラ
ンジスタＴｍ２１．Ｔ’ｍ２２．・・・のソースおよび
トレインは、それぞれ接地線およびセレクト１〜ランジ
スタＴｓ２１．Ｔｓ２２ ・・・を介したピッｌ−線
ＢＬ２に接続されている。
そしてメモリ１〜ランシスタＴｍ１ｌ、Ｔｍ１２・・、
Ｔ’ｍ２１． Ｔｍ２２．・・・のフローティングゲー
トに蓄積された電荷により、ピッ１〜線Ｂ Ｌ ］Ｂ
Ｌ ２から接地線に電流が流れるがあるいは流れないか
によって、メモリセルの読出しが行なわれる。このため
、接地線抵抗は、読出しのスピードおよび読出しの安定
・注から、できるたけ低いことが要求される。
Ｔ’ｍ２１． Ｔｍ２２．・・・のフローティングゲー
トに蓄積された電荷により、ピッ１〜線Ｂ Ｌ ］Ｂ
Ｌ ２から接地線に電流が流れるがあるいは流れないか
によって、メモリセルの読出しが行なわれる。このため
、接地線抵抗は、読出しのスピードおよび読出しの安定
・注から、できるたけ低いことが要求される。
また、メモリセルの微細化に伴って、グーｌ−酸化膜に
注入されたホットキャリアによる闇値電圧の変動やモヒ
リディの低下といった、いわゆるボッ１〜キャリアの問
題が深刻となっている。そしてこの問題を解決するしの
として、ソース、ドレイン領域に低濃度の不純物領域を
設ける、いわゆるＬＤＤ’ｔｉ’４造が採用されている
。
注入されたホットキャリアによる闇値電圧の変動やモヒ
リディの低下といった、いわゆるボッ１〜キャリアの問
題が深刻となっている。そしてこの問題を解決するしの
として、ソース、ドレイン領域に低濃度の不純物領域を
設ける、いわゆるＬＤＤ’ｔｉ’４造が採用されている
。
次に、従来のＬ Ｄ Ｄ構造を有するＥ２ＰＲＯＭメモ
リセルの製造方法を、第１０図ないし１６図を用いて説
明する。
リセルの製造方法を、第１０図ないし１６図を用いて説
明する。
第１０図（ａ）は従来の製造方法の第１の工程における
平面図、第１０図（ｂ）、（ｃ）、（ｄ）（ｅ）はそれ
ぞれ第１０図（ａ）のＸｌ−Ｘｉ線断面、Ｘ２−Ｘ２線
断面、Ｙ １−Ｙ ｌ線断面Ｙ；−Ｙ２２線断を示す断
面図である。また同様に、第１１図ないし第１６図も、
それぞれ第２の工程ないし第７の工程における平面図お
よび断面図である。
平面図、第１０図（ｂ）、（ｃ）、（ｄ）（ｅ）はそれ
ぞれ第１０図（ａ）のＸｌ−Ｘｉ線断面、Ｘ２−Ｘ２線
断面、Ｙ １−Ｙ ｌ線断面Ｙ；−Ｙ２２線断を示す断
面図である。また同様に、第１１図ないし第１６図も、
それぞれ第２の工程ないし第７の工程における平面図お
よび断面図である。
半導体基板６２の素子分離領域にフィールド酸化膜６４
を形成し、素子領域を分離する。そしてこの素子領域の
半導体基板２表面に、メモリ）−ランジスタのｎ＋＋ソ
ース領域６６およびｎ＋型トドレイン領域６８形成する
。さらに素子領域の半導体基板６２上にゲート酸化膜７
０を、続いてｎ＋型トドレイン領域６８上トンネル酸化
膜７２を形成する（第１０図参照）。
を形成し、素子領域を分離する。そしてこの素子領域の
半導体基板２表面に、メモリ）−ランジスタのｎ＋＋ソ
ース領域６６およびｎ＋型トドレイン領域６８形成する
。さらに素子領域の半導体基板６２上にゲート酸化膜７
０を、続いてｎ＋型トドレイン領域６８上トンネル酸化
膜７２を形成する（第１０図参照）。
次いで、ＣＶＤ （化学的気相成長）法を用いて、ポリ
シリコン層７４を成長さぜな後、リンＰを導入する。そ
してＲＩＥ（反応性イオンエツチング）法を用い、ポリ
シリコン層７４のパターニングを行なう（第１１図参照
）。
シリコン層７４を成長さぜな後、リンＰを導入する。そ
してＲＩＥ（反応性イオンエツチング）法を用い、ポリ
シリコン層７４のパターニングを行なう（第１１図参照
）。
次いで、ＣＶＤ法により、シリコン窒化膜７６を成長さ
せる。続いてポリシリコン層７８を成長させた後、リン
Ｐを導入する。フォトリソグラフィ技術を用いて、所定
のパターンのレジスト８０を形成した後、このレジスト
８０をマスクとするＲＩＥ法により、ポリシリコン層７
８のパターニングを行なってコントロールゲートを形成
する（第１２図参照）。
せる。続いてポリシリコン層７８を成長させた後、リン
Ｐを導入する。フォトリソグラフィ技術を用いて、所定
のパターンのレジスト８０を形成した後、このレジスト
８０をマスクとするＲＩＥ法により、ポリシリコン層７
８のパターニングを行なってコントロールゲートを形成
する（第１２図参照）。
次いで、同じレジスト８０をマスクとするＲＩＥ法によ
り、シリコン窒化膜７６の除去を行ない、続いてポリシ
リコン層７４のパターニングを行なってフローティング
ゲートを形成する（第１０図参照 参照）。
り、シリコン窒化膜７６の除去を行ない、続いてポリシ
リコン層７４のパターニングを行なってフローティング
ゲートを形成する（第１０図参照 参照）。
このとき、第１３図（ｃ）に示されるように、後の工程
において接地線としての不純物領域が形成される接地線
形成領域と交差する素子分離領域のフィールド酸化１１
５！６４Ｊ−に、ポリシリコン層７４側面に形成されて
いたシリコン窒化膜７６が、残滓として、接地線形成領
域を横断するように残留する。
において接地線としての不純物領域が形成される接地線
形成領域と交差する素子分離領域のフィールド酸化１１
５！６４Ｊ−に、ポリシリコン層７４側面に形成されて
いたシリコン窒化膜７６が、残滓として、接地線形成領
域を横断するように残留する。
次いで、新たな所定のパターンのレジス１〜８２および
ポリシリコン層７８をマスクとするＲＩＥ法により、フ
ィールド酸化１１Ａ６４を除去し、接地線形成領域の半
導体基板６２を露出させる（第１４図参照）。
ポリシリコン層７８をマスクとするＲＩＥ法により、フ
ィールド酸化１１Ａ６４を除去し、接地線形成領域の半
導体基板６２を露出させる（第１４図参照）。
このとき、第１４図（ｃ）に示されるように、接地線形
成領域の半導体基板６２」−に、前の工程で残滓として
残留したシリコン窒化１１Ｓ！７６下のフィールド酸化
膜６４の一部か、また残滓として残留する。
成領域の半導体基板６２」−に、前の工程で残滓として
残留したシリコン窒化１１Ｓ！７６下のフィールド酸化
膜６４の一部か、また残滓として残留する。
次いて、周辺１〜ランシスタにＬＤＤＭ造を形成するた
めに、ｎ−型不純物領域（図示せず）を形成する。続い
て、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）８４
を成長させた後、ＲＴＥ法により、垂直方向にエツチン
グを行なう。このとき、第１５図（ｃ）、（ｅ）に示さ
れるように、半導体基板６２上に形成されている垂直壁
の側面に、シリコン酸化膜８４かサイドウオールとして
残留するが、特に第１５図（ｃ）に示されるように、接
地線形成領域を横断するサイドウオールか形成されるこ
とに注意しなければならない（第１５図参照）。
めに、ｎ−型不純物領域（図示せず）を形成する。続い
て、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）８４
を成長させた後、ＲＴＥ法により、垂直方向にエツチン
グを行なう。このとき、第１５図（ｃ）、（ｅ）に示さ
れるように、半導体基板６２上に形成されている垂直壁
の側面に、シリコン酸化膜８４かサイドウオールとして
残留するが、特に第１５図（ｃ）に示されるように、接
地線形成領域を横断するサイドウオールか形成されるこ
とに注意しなければならない（第１５図参照）。
次いで、ヒ素イオンＡｓ＋のイオン注入を行なって、接
地線形成領域の半導体基板６２表面に接地線としての不
純物領域すなわちｎ＋型接接地線領域８６、ソース領域
６６およびｎ＋型トドレイン領域６８中ｎ＋＋不純物領
域８８．９０をそれぞれ形成する。このとき、サイドウ
オールの形成されている部分にはヒ素イオンＡｓ＋が注
入されないため、第１６図（ｃ）に示されるように、半
導体基板６２上のＸ２−Ｘ２線方向のｎ＋型接接地線領
域８６、ときれとき゛れに形成されることになる（第１
６図参照）。
地線形成領域の半導体基板６２表面に接地線としての不
純物領域すなわちｎ＋型接接地線領域８６、ソース領域
６６およびｎ＋型トドレイン領域６８中ｎ＋＋不純物領
域８８．９０をそれぞれ形成する。このとき、サイドウ
オールの形成されている部分にはヒ素イオンＡｓ＋が注
入されないため、第１６図（ｃ）に示されるように、半
導体基板６２上のＸ２−Ｘ２線方向のｎ＋型接接地線領
域８６、ときれとき゛れに形成されることになる（第１
６図参照）。
次いで、図示はしないが、全面にＰＳＧ膜を成長させ、
所定の位置に開口したコンタク１〜ポールを介して、ア
ルミニウム（、ｌ ）配線層を形成づる。
所定の位置に開口したコンタク１〜ポールを介して、ア
ルミニウム（、ｌ ）配線層を形成づる。
こうして、第１６図＜１））、（ｄ）によって示される
メモリトランジスタと、第１６図（ｃ）（ｅ）によって
示される接地線領域とを有するメモリセルか形成される
。
メモリトランジスタと、第１６図（ｃ）（ｅ）によって
示される接地線領域とを有するメモリセルか形成される
。
このように、従来の製造方法は、第１３図に示される工
程において、接地線形成領域の半導体基板２上のＸ２−
Ｘ２線方向には、同図（ｃ）に示されるように、ポリシ
リコン層７・１側面に形成されていたシリコン窒化ｌ模
７６が、残滓として、フィールド酸化膜６４上に接地線
形成領域を横断するように残留するなめ、第１５図に示
される工程において、同図（Ｃ）に示されるように、サ
イドウオールとしてのシリコン酸化膜８４が接地線形成
領域を横断して形成され、第１６図に示される工程にお
いて、イオン注入によって形成される半導体基板６２表
面のＸ２−Ｘ２線方向のｎ＋型接接地線領域８６とき°
れとき゛れになる。
程において、接地線形成領域の半導体基板２上のＸ２−
Ｘ２線方向には、同図（ｃ）に示されるように、ポリシ
リコン層７・１側面に形成されていたシリコン窒化ｌ模
７６が、残滓として、フィールド酸化膜６４上に接地線
形成領域を横断するように残留するなめ、第１５図に示
される工程において、同図（Ｃ）に示されるように、サ
イドウオールとしてのシリコン酸化膜８４が接地線形成
領域を横断して形成され、第１６図に示される工程にお
いて、イオン注入によって形成される半導体基板６２表
面のＸ２−Ｘ２線方向のｎ＋型接接地線領域８６とき°
れとき゛れになる。
従って、メモリセルの接地線が断線したり、接地線抵抗
か著しく増大したりする。
か著しく増大したりする。
［発明が解決しようとする課題］
このように、上記従来の半導体記憶装置の製造方法にお
いては、半導体基板表面に設けられる接地線としての不
純物領域がとぎれとき゛れに形成されるため、接地線が
断線したり、接地線抵抗か著しく増大したりするという
問題かある。
いては、半導体基板表面に設けられる接地線としての不
純物領域がとぎれとき゛れに形成されるため、接地線が
断線したり、接地線抵抗か著しく増大したりするという
問題かある。
そこで本発明は、半導体記憶装置の接地線抵抗を低下さ
せかつ安定化させることにより、メモリの読出しスピー
ドの向上および読出しの安定化を実現することができる
半導体記憶装置の製造方法を提供することを目的とする
ものである。
せかつ安定化させることにより、メモリの読出しスピー
ドの向上および読出しの安定化を実現することができる
半導体記憶装置の製造方法を提供することを目的とする
ものである。
［課題を解決するための手段］
上記課題は、半導体基板の素子形成領域上方および素子
分離領域に交差する接地線形成領域上方０ 全面にフローデインフケ−１へとなる第１の導電層を形
成する第１の工程と、全面に絶縁膜を介してコン１ロー
ルゲー１〜および配線層となる第２の導電層を形成する
第２の工程と、前記第２および第１の導電層のパターニ
ングを行なって、１）ＩＩ記接接地線形成領域上方前記
第２の導電層、前記絶縁膜、および前記第１の導電層を
除去する第３の工程と、前記接地線形成領域に交差する
前記素子分離領域の分離用絶縁膜を除去する第４の工程
と、前記接地線形成領域の前記半導体基板表面に不純物
を添加する第５の工程とを有し、前記接地線形成領域全
面に接地線としての不純物領域を形成することを特徴と
する半導体記憶装置の製造方法によって達成される。
分離領域に交差する接地線形成領域上方０ 全面にフローデインフケ−１へとなる第１の導電層を形
成する第１の工程と、全面に絶縁膜を介してコン１ロー
ルゲー１〜および配線層となる第２の導電層を形成する
第２の工程と、前記第２および第１の導電層のパターニ
ングを行なって、１）ＩＩ記接接地線形成領域上方前記
第２の導電層、前記絶縁膜、および前記第１の導電層を
除去する第３の工程と、前記接地線形成領域に交差する
前記素子分離領域の分離用絶縁膜を除去する第４の工程
と、前記接地線形成領域の前記半導体基板表面に不純物
を添加する第５の工程とを有し、前記接地線形成領域全
面に接地線としての不純物領域を形成することを特徴と
する半導体記憶装置の製造方法によって達成される。
［作 用］
すなわち本発明は、素子分離領域に交差する接地線形成
領域北方全面に第１の導電層を形成しているため、この
素子分離領域に交差する接地線形成領域」ニガに第１の
導電層側壁部に形成された絶縁膜が残滓として残ること
はなく、従って、不純物の添加により接地線形成領域全
面に接地線としての不純物領域をとき゛れることなく連
続して形成する。
領域北方全面に第１の導電層を形成しているため、この
素子分離領域に交差する接地線形成領域」ニガに第１の
導電層側壁部に形成された絶縁膜が残滓として残ること
はなく、従って、不純物の添加により接地線形成領域全
面に接地線としての不純物領域をとき゛れることなく連
続して形成する。
［実施例］
以下、本発明を図示する実施例に基づいて具体的に説明
する。
する。
第１図（ａ）は本発明の第１の実施例による半導体記憶
装置の製造方法の第１の工程にお（つる平面図、第１図
（ｂ）、（ｃ）、（ｄ）、（ｅ）はそれぞれ第１図（ａ
）のＸ ］、 −Ｘ １線断面、Ｘ２Ｘ２線断面、Ｙ
１− Ｙ １線断面￥２−Ｙ２線断面を示す断面図で
ある。また同様に第２図（ａ）（ｂ）、（ｃ）、（ｄ）
、（ｅ）ないし第２図（ａ）、（＋））、（Ｃ）、（ｄ
）、（ｅ）も、それぞれ第２の工程ないし第７の工程に
おける平面図および断面図である。
装置の製造方法の第１の工程にお（つる平面図、第１図
（ｂ）、（ｃ）、（ｄ）、（ｅ）はそれぞれ第１図（ａ
）のＸ ］、 −Ｘ １線断面、Ｘ２Ｘ２線断面、Ｙ
１− Ｙ １線断面￥２−Ｙ２線断面を示す断面図で
ある。また同様に第２図（ａ）（ｂ）、（ｃ）、（ｄ）
、（ｅ）ないし第２図（ａ）、（＋））、（Ｃ）、（ｄ
）、（ｅ）も、それぞれ第２の工程ないし第７の工程に
おける平面図および断面図である。
半導体基板２の素子分離領域にフィールド酸化膜４を選
択的に形成し、素子領域を分離する。そ１ してこの素子領域の半導体基板２表面に、ヒ素イオンＡ
ｓ＋のイオン注入を選択的に行ない、メモリトランジス
タのｎ＋＋ソース領域６およびｎ４型トレイン領域８を
形成する。そして素子領域の半導体基板２」−に、熱酸
化法を用いてグー１−酸化膜１０を形成し、続いてｎ＋
型トドレイン領域８］二ゲー１へ酸化膜１０の一部を除
去した後、そこに極薄膜のトンネル酸化膜１２を形成す
る（第１図参照）。
択的に形成し、素子領域を分離する。そ１ してこの素子領域の半導体基板２表面に、ヒ素イオンＡ
ｓ＋のイオン注入を選択的に行ない、メモリトランジス
タのｎ＋＋ソース領域６およびｎ４型トレイン領域８を
形成する。そして素子領域の半導体基板２」−に、熱酸
化法を用いてグー１−酸化膜１０を形成し、続いてｎ＋
型トドレイン領域８］二ゲー１へ酸化膜１０の一部を除
去した後、そこに極薄膜のトンネル酸化膜１２を形成す
る（第１図参照）。
次いて、ＣＶＤ法を用いて、フローティンクゲー１〜と
なる膜厚４０００人のポリシリコン層１４を成長させた
後、ＰＯＣ，Ｑ３を用いた熱拡散により、リンＰを導入
する。そしてＲＩＥ法を用い、ＣＣＩ ４ ／ ０２雰
囲気中においてポリシリコン層１７＋のパターニングを
行ない、ポリシリコン層１４を形成するく第２図参照）
。
なる膜厚４０００人のポリシリコン層１４を成長させた
後、ＰＯＣ，Ｑ３を用いた熱拡散により、リンＰを導入
する。そしてＲＩＥ法を用い、ＣＣＩ ４ ／ ０２雰
囲気中においてポリシリコン層１７＋のパターニングを
行ない、ポリシリコン層１４を形成するく第２図参照）
。
このとき、第２図（（：）に示されるように、接地線形
成領域に交差する素子分離領域のフィールド酸化膜４全
面に、ポリシリ：１ン層］、４が形成されていることに
、本発明の特徴がある。
成領域に交差する素子分離領域のフィールド酸化膜４全
面に、ポリシリ：１ン層］、４が形成されていることに
、本発明の特徴がある。
２
次いて、ＣＶＤ法により、膜厚５００人のシリコン窒化
膜１６を成長させる。続いて、再びＣＶＤ法により、コ
ントロールゲートおよび配線層となる膜厚４０００への
ポリシリコン層１８を成長さぜた後、ＰＯ（１３を用い
た熱拡散により、リン■〕を導入する。フォトリソクラ
フイ技術を用いて、所定パターンのレシス１〜２０を形
成した後、このレシスｌ−２０をマスクとするＲＩＥ法
により、ＣＣ］ ４１０２雰囲気中においてポリシリコ
ン層１８のパターニングを行ない、コン１〜ロールゲ−
１〜および配線層としてのポリシリコン層１８を形成す
る（第３図参照）。
膜１６を成長させる。続いて、再びＣＶＤ法により、コ
ントロールゲートおよび配線層となる膜厚４０００への
ポリシリコン層１８を成長さぜた後、ＰＯ（１３を用い
た熱拡散により、リン■〕を導入する。フォトリソクラ
フイ技術を用いて、所定パターンのレシス１〜２０を形
成した後、このレシスｌ−２０をマスクとするＲＩＥ法
により、ＣＣ］ ４１０２雰囲気中においてポリシリコ
ン層１８のパターニングを行ない、コン１〜ロールゲ−
１〜および配線層としてのポリシリコン層１８を形成す
る（第３図参照）。
次いで、同じレジスト２０をマスクとするＲＩＥ法によ
り、ＣＩ−Ｉ Ｆ ３／Ｈ□雰囲気中においてシリコン
窒化膜１６の除去を行ない、続いて、ＣＣＩ ４ ／
０２雰囲気中においてポリシリコン層１４のパターニン
グを行ない、フローティングゲートとしてのポリシリコ
ン層１４を形成する（第４図参照）。
り、ＣＩ−Ｉ Ｆ ３／Ｈ□雰囲気中においてシリコン
窒化膜１６の除去を行ない、続いて、ＣＣＩ ４ ／
０２雰囲気中においてポリシリコン層１４のパターニン
グを行ない、フローティングゲートとしてのポリシリコ
ン層１４を形成する（第４図参照）。
このとき、接地線形成領域に交差する素子分離３
４
領域のフィールド酸化膜−にには、第４図（ｃ）に示さ
れるように、シリコン窒１ヒ膜１６が残留することはな
い。
れるように、シリコン窒１ヒ膜１６が残留することはな
い。
次いで、新たに形成したレジスト２２およびポリシリコ
ン層１８をマスクとするＲＩＥ法により、フィールド酸
化＠４を除去し、第５図（ｃ）（ｅ）に示されるように
、接地線形成領域の半導体基板２を露出させる（第５図
参照）。
ン層１８をマスクとするＲＩＥ法により、フィールド酸
化＠４を除去し、第５図（ｃ）（ｅ）に示されるように
、接地線形成領域の半導体基板２を露出させる（第５図
参照）。
次いで、周辺１〜ランジスタに１、ＤＤ槽構造形成する
なめに、加速電圧５０ｋｅＶ、ドース量１×１０ ’
３ ｔｖ−２の条件においてリンイオンＰ＋のイオン注
入を行ない、半導体基板２表面にｎ−型不純物領域を形
成する。メモリセルには、このイオン注入を行なっても
行なわなくてどちらでもよいが、後の工程において形成
するｎ＋＋不純物領域に比較すると、不純物濃度が極め
て低く、メモリセルの接地線抵抗を小さくすることへの
寄ダが小さいために、ここでは省略することにする。
なめに、加速電圧５０ｋｅＶ、ドース量１×１０ ’
３ ｔｖ−２の条件においてリンイオンＰ＋のイオン注
入を行ない、半導体基板２表面にｎ−型不純物領域を形
成する。メモリセルには、このイオン注入を行なっても
行なわなくてどちらでもよいが、後の工程において形成
するｎ＋＋不純物領域に比較すると、不純物濃度が極め
て低く、メモリセルの接地線抵抗を小さくすることへの
寄ダが小さいために、ここでは省略することにする。
次いで、ＣＶＤ法により、１膜厚４０００人のシリコン
酸化膜２４を成長させ−た後、ＲＩＥ法により、垂直方
向にエツチングを行なう。このとき、第６図（ｃ）、（
ｅ）に示されるように、半導体基板２上に形成されてい
る垂直壁の側面に、シリコン酸化膜２４が残留する（第
６図参照）。
酸化膜２４を成長させ−た後、ＲＩＥ法により、垂直方
向にエツチングを行なう。このとき、第６図（ｃ）、（
ｅ）に示されるように、半導体基板２上に形成されてい
る垂直壁の側面に、シリコン酸化膜２４が残留する（第
６図参照）。
次いて、加速電圧５０ ｋ ｅ Ｖ、ドース量４×１０
１５（１）−２の条件において、ヒ素イオンＡｓ＋のイ
オン注入を行なって、第７図（ｃ）、（ｅ）に示される
ように、接地線としての不純物領域すなわちｎ＋型接接
地線領域２Ｇ形成するうなおこのとき、ソース領域６お
よびｒｌ＋型ドレイン領域８にも、さらにｎ＋＋不純物
領域２８．３０が形成される（第７図参照）。
１５（１）−２の条件において、ヒ素イオンＡｓ＋のイ
オン注入を行なって、第７図（ｃ）、（ｅ）に示される
ように、接地線としての不純物領域すなわちｎ＋型接接
地線領域２Ｇ形成するうなおこのとき、ソース領域６お
よびｒｌ＋型ドレイン領域８にも、さらにｎ＋＋不純物
領域２８．３０が形成される（第７図参照）。
次いで、図示はしないか、全面にＰＳＧ膜を成長させ、
所定の位置に開口したコンタク１〜ホールを介してＡ、
Ｑ配線層を形成する。
所定の位置に開口したコンタク１〜ホールを介してＡ、
Ｑ配線層を形成する。
こうして、第７図（ｂ）、（ｄ）によって示されるメモ
リトランジスタと、第７図（ｃ）、（ｅ）によって示さ
れる接地線領域とを有するメモリセルが形成される。
リトランジスタと、第７図（ｃ）、（ｅ）によって示さ
れる接地線領域とを有するメモリセルが形成される。
このように、第１の実施例によると、第１図に５
示される工程において、接地線領域の形成される半導体
基板２上のＸ ２−Ｘ ２線方向には、第３図（ｃ）に
示されるように、ポリシリコン層１４がときれることな
く連続して形成されているため、第４図に示される工程
において、シリコン窒化膜１６およびポリシリコン層１
４の除去を行なう際に、ポリシリコン層１４側を部のシ
リコン窒化膜１６か残滓として残ることはない。このた
め、第７図に示される工程において、イオン注入により
、半導体基板２上のＸ２−Ｘ２線方向に「ｌ＋型接接地
線領域２６形成する際、第７図（ｃ）に示されるように
、ｎ＋型接接地線領域２６とき゛れることなく連続して
形成される。
基板２上のＸ ２−Ｘ ２線方向には、第３図（ｃ）に
示されるように、ポリシリコン層１４がときれることな
く連続して形成されているため、第４図に示される工程
において、シリコン窒化膜１６およびポリシリコン層１
４の除去を行なう際に、ポリシリコン層１４側を部のシ
リコン窒化膜１６か残滓として残ることはない。このた
め、第７図に示される工程において、イオン注入により
、半導体基板２上のＸ２−Ｘ２線方向に「ｌ＋型接接地
線領域２６形成する際、第７図（ｃ）に示されるように
、ｎ＋型接接地線領域２６とき゛れることなく連続して
形成される。
従って、メモリセルの接地線抵抗を低下させかつ安定化
させることがてき、メモリの読出しスピードの向上およ
び読出しの安定化を実現することかてきる。
させることがてき、メモリの読出しスピードの向上およ
び読出しの安定化を実現することかてきる。
次に、第８図を用いて、本発明の第２の実施例による半
導体記憶装置の製造方法を説明する。
導体記憶装置の製造方法を説明する。
第８図（ａ）は第２の実施例による半導体記憶６
装置の製造方法を示す平面図、第８図（ｂ）（ｃ）、（
ｄ）、（ｅ）はそれぞれ第８図（ａ）のＸ ］、 −Ｘ
１線断面、Ｘ２−Ｘ２線断面、ＹＩＹｌ線断面、Ｙ２
−Ｙ２２線断を示す断面図である。
ｄ）、（ｅ）はそれぞれ第８図（ａ）のＸ ］、 −Ｘ
１線断面、Ｘ２−Ｘ２線断面、ＹＩＹｌ線断面、Ｙ２
−Ｙ２２線断を示す断面図である。
この第２の実施例においては、上記第１の実施例と同様
に、素子分離領域のフィールド酸化膜３４によって分離
された素子領域の半導体基板３２表面に、メモリトラン
ジスタのｎ＋＋ソース領域３６およびｒｌ ４型ドレイ
ン領域３８を形成する。
に、素子分離領域のフィールド酸化膜３４によって分離
された素子領域の半導体基板３２表面に、メモリトラン
ジスタのｎ＋＋ソース領域３６およびｒｌ ４型ドレイ
ン領域３８を形成する。
そして素子領域の半導体基板３２上に、ゲート酸化膜４
０および１〜ンネル酸化膜４２を介して、フローティン
グゲ−１・どなるポリシリコン層４４を成長させ、リン
Ｐを導入した後、ポリシリコン層４４のパターニングを
行なう。
０および１〜ンネル酸化膜４２を介して、フローティン
グゲ−１・どなるポリシリコン層４４を成長させ、リン
Ｐを導入した後、ポリシリコン層４４のパターニングを
行なう。
このポリシリコン層４４のパターニングにおいて、上記
第１の実施例におけるマスクと異なるマスクを用い、フ
ィールド酸化・膜３４上のＹｌ−Ｙ２ｖ１．方向に形成
されるポリシリコン層４４の幅を大きく収る。
第１の実施例におけるマスクと異なるマスクを用い、フ
ィールド酸化・膜３４上のＹｌ−Ｙ２ｖ１．方向に形成
されるポリシリコン層４４の幅を大きく収る。
７
８
次いで、シリコン窒化膜４６とコントロールゲートおよ
び゛配線層となるポリシリコン層４８とを順に成長させ
、このポリシリコン層４８にリンＰを導入した後、所定
のパターンのレジストをマスクとして、ポリシリコン層
４８のパターニング、シリコン窒化膜４６の除去、ポリ
シリコン層／１４のパターニングを順に行ない、コント
ロールゲートおよび配線層としてのポリシリコン層４８
およびフローティングゲー１〜としてのポリシリコン層
４４を形成する。
び゛配線層となるポリシリコン層４８とを順に成長させ
、このポリシリコン層４８にリンＰを導入した後、所定
のパターンのレジストをマスクとして、ポリシリコン層
４８のパターニング、シリコン窒化膜４６の除去、ポリ
シリコン層／１４のパターニングを順に行ない、コント
ロールゲートおよび配線層としてのポリシリコン層４８
およびフローティングゲー１〜としてのポリシリコン層
４４を形成する。
このポリシリコン層４８およびポリシリコン層４４のパ
ターニングにおいて、上記第１の実施例におけるマスク
と異なるマスクを用い、フィールド酸化膜３４上のＹ２
−Ｙ２線方向に形成されるポリシリコン層４４およびポ
リシリコン層４８の幅を、接地線形成領域に隣接する両
側において、小さくする。すなわち素子分離領域と交差
する接地線形成領域の幅を大きくとる。
ターニングにおいて、上記第１の実施例におけるマスク
と異なるマスクを用い、フィールド酸化膜３４上のＹ２
−Ｙ２線方向に形成されるポリシリコン層４４およびポ
リシリコン層４８の幅を、接地線形成領域に隣接する両
側において、小さくする。すなわち素子分離領域と交差
する接地線形成領域の幅を大きくとる。
次いで、フィールド酸化膜３４を除去して接地線形成領
域の半導体基板３２を露出さぜ、周辺トランジスタにＬ
ＤＤ構造を形成するためにｎ−型不純物領域（図示せず
）を形成した後、半導体基板３２上に形成されている垂
直壁の側面に、シリコン酸化膜５４が残留させてイオン
注入を行ない、ｎ＋型接接地線領域５６ソース領域３６
およびｎ＋型型トレイ領領域３８中ｎ＋＋不純物領域５
８．６０をそれぞれ形成する。
域の半導体基板３２を露出さぜ、周辺トランジスタにＬ
ＤＤ構造を形成するためにｎ−型不純物領域（図示せず
）を形成した後、半導体基板３２上に形成されている垂
直壁の側面に、シリコン酸化膜５４が残留させてイオン
注入を行ない、ｎ＋型接接地線領域５６ソース領域３６
およびｎ＋型型トレイ領領域３８中ｎ＋＋不純物領域５
８．６０をそれぞれ形成する。
次いで、図示はしないが、全面にＰＳＧＪＩｇを成長さ
せ、所定の位置に開口したコンタク１〜ホールを介して
Ａｊ配線層を形成する。
せ、所定の位置に開口したコンタク１〜ホールを介して
Ａｊ配線層を形成する。
こうして、第８図（ｂ）、（ｄ）によって示されるメモ
リトランジスタと、第７図（ｃ）、（ｅ）によって示さ
れる接地線領域とを有するメモリセルを形成する。
リトランジスタと、第７図（ｃ）、（ｅ）によって示さ
れる接地線領域とを有するメモリセルを形成する。
このように、第２の実施例は、フィールド酸化膜−Ｌの
コントロールゲートの配線部分の幅を第１の実施例のそ
れよりも細くして、接地線領域の幅を大きく確保してい
る。このため、接地線抵抗は、第１の実施例に比べても
さらに低くなり、従って、−層のメモリの読出しスピー
ドの向上および読出１つ ０ しの安定化を実現することかできる。
コントロールゲートの配線部分の幅を第１の実施例のそ
れよりも細くして、接地線領域の幅を大きく確保してい
る。このため、接地線抵抗は、第１の実施例に比べても
さらに低くなり、従って、−層のメモリの読出しスピー
ドの向上および読出１つ ０ しの安定化を実現することかできる。
なお、」二記第２の実施例においては、接地線形成領域
に隣接する両側において、フィールｌく酸化膜３４」−
のＹ２−Ｙ２線方向に形成さノーシるポリシリコン層４
４およびポリシリコンＲ４Ｂの幅を小さくしているが、
片側のみにおいてにポリシリコン層４４およびポリシリ
コン層４８の幅を小さくし、素子分能領域と交差する接
地線形成領域の幅を大きくしてもよい。
に隣接する両側において、フィールｌく酸化膜３４」−
のＹ２−Ｙ２線方向に形成さノーシるポリシリコン層４
４およびポリシリコンＲ４Ｂの幅を小さくしているが、
片側のみにおいてにポリシリコン層４４およびポリシリ
コン層４８の幅を小さくし、素子分能領域と交差する接
地線形成領域の幅を大きくしてもよい。
「発明の効果」
以上のように本発明によれば、素子分離領域に交差する
接地線形成領域上方全面に第１の導電層を形成すること
によって、この素子分離領域に交差する接地線形成領域
上方に第１の導電層側壁部に形成された絶縁膜が残滓と
して残らないようにし、接地線形成領域全面に接地線と
しての不純物領域をとぎれることなく連続して形成する
ことにより、接地線の断線を防止し、接地線抵抗を低下
させかつ安定化させることができる。これによって、半
導体記憶装置の読出しスピードの向上および読出しの安
定化を実現することができる。
接地線形成領域上方全面に第１の導電層を形成すること
によって、この素子分離領域に交差する接地線形成領域
上方に第１の導電層側壁部に形成された絶縁膜が残滓と
して残らないようにし、接地線形成領域全面に接地線と
しての不純物領域をとぎれることなく連続して形成する
ことにより、接地線の断線を防止し、接地線抵抗を低下
させかつ安定化させることができる。これによって、半
導体記憶装置の読出しスピードの向上および読出しの安
定化を実現することができる。
第１図ないし第７図はそれぞれ本発明の第１の実施例に
よる半導体記憶装置の製造方法の各工程における平面図
および断面図、 第８図は本発明の第２の実施例による半導体記憶装置の
製造方法を示す平面図および断面図、第９図は従来の半
導体記憶装置を示す回路図、第１０図ないし第１６図は
ぞれぞれ従来の半導体記憶装置の製造方法を示す平面図
および断面図である。 図において、 ２．３２．６２・・・・半導体基板、 ４．３４．６４・・・・・・フィールド酸化膜、６．３
６．６６・・・・・・ｎ＋＋ソース領域、８．３８．６
８・・・・・・ｎ＋型トドレイン領域１０．４０．７０
・・・・・・ゲート酸化膜、１ ２ １２、．４２．７２・・・・・・１−ンネル酸化膜、１
４ １８ ４４ ４８ ７４ ７８・・・・・・ボロシ
リコン層、 １６．４６．７６・・・・・・シリコン窒化膜、２０．
２２，８０．８２・・・・・・レシスｌ〜、２４．５４
．８４・・・・・・シリコン酸化ｊ模、２６．５６．８
６・・・・・・ｎ゛型接接地線領域２８．３０．５８，
６０，８８．９Ｏ−−−−ｎ”型不純物領域、 Ｔｍ１ｌ Ｔｍ１２ ・−Ｔｍ２１ Ｔｍ２２・
・、・・・・・・メモリ１〜ランシスタ、２丁”ｓｌｌ
、Ｔｓ１２．・・・Ｔｓ２］、、Ｔ’ｓ２２・・、・・
・・・セレクｌ〜１〜ランジスタ、ＢＬＩ、ＢＬ２・・
・・・・ピッ１〜線。
よる半導体記憶装置の製造方法の各工程における平面図
および断面図、 第８図は本発明の第２の実施例による半導体記憶装置の
製造方法を示す平面図および断面図、第９図は従来の半
導体記憶装置を示す回路図、第１０図ないし第１６図は
ぞれぞれ従来の半導体記憶装置の製造方法を示す平面図
および断面図である。 図において、 ２．３２．６２・・・・半導体基板、 ４．３４．６４・・・・・・フィールド酸化膜、６．３
６．６６・・・・・・ｎ＋＋ソース領域、８．３８．６
８・・・・・・ｎ＋型トドレイン領域１０．４０．７０
・・・・・・ゲート酸化膜、１ ２ １２、．４２．７２・・・・・・１−ンネル酸化膜、１
４ １８ ４４ ４８ ７４ ７８・・・・・・ボロシ
リコン層、 １６．４６．７６・・・・・・シリコン窒化膜、２０．
２２，８０．８２・・・・・・レシスｌ〜、２４．５４
．８４・・・・・・シリコン酸化ｊ模、２６．５６．８
６・・・・・・ｎ゛型接接地線領域２８．３０．５８，
６０，８８．９Ｏ−−−−ｎ”型不純物領域、 Ｔｍ１ｌ Ｔｍ１２ ・−Ｔｍ２１ Ｔｍ２２・
・、・・・・・・メモリ１〜ランシスタ、２丁”ｓｌｌ
、Ｔｓ１２．・・・Ｔｓ２］、、Ｔ’ｓ２２・・、・・
・・・セレクｌ〜１〜ランジスタ、ＢＬＩ、ＢＬ２・・
・・・・ピッ１〜線。
Claims (1)
- 【特許請求の範囲】 １、半導体基板の素子形成領域上方および素子分離領域
に交差する接地線形成領域上方全面にフローティングゲ
ートとなる第１の導電層を形成する第１の工程と、 全面に絶縁膜を介してコントロールゲートとなる第２の
導電層を形成する第２の工程と、 前記接地線形成領域上方の前記第２の導電層、前記絶縁
膜、および前記第１の導電層を除去する第３の工程と、 前記接地線形成領域に交差する前記素子分離領域の分離
用絶縁膜を除去する第４の工程と、前記接地線形成領域
の前記半導体基板表面に不純物を添加する第５の工程と
を有し、 前記接地線形成領域全面に接地線としての不純物領域を
形成することを特徴とする半導体記憶装置の製造方法。 ２、請求項１記載の方法において、前記分離用絶縁膜上
の前記第２の導電層の幅を狭めて、前記接地線形成領域
の、前記素子分離領域と交差する部分における幅を広く
することを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236024A JPH03108768A (ja) | 1988-09-20 | 1988-09-20 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63236024A JPH03108768A (ja) | 1988-09-20 | 1988-09-20 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108768A true JPH03108768A (ja) | 1991-05-08 |
Family
ID=16994635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63236024A Pending JPH03108768A (ja) | 1988-09-20 | 1988-09-20 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03108768A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100412660C (zh) * | 2003-07-23 | 2008-08-20 | 斯坦雷电气株式会社 | 液晶显示元件 |
-
1988
- 1988-09-20 JP JP63236024A patent/JPH03108768A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100412660C (zh) * | 2003-07-23 | 2008-08-20 | 斯坦雷电气株式会社 | 液晶显示元件 |
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