JPH03102819A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03102819A JPH03102819A JP24005789A JP24005789A JPH03102819A JP H03102819 A JPH03102819 A JP H03102819A JP 24005789 A JP24005789 A JP 24005789A JP 24005789 A JP24005789 A JP 24005789A JP H03102819 A JPH03102819 A JP H03102819A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置の製造方法に係り、特にショット
キーソース型ＭＯＳトランジスタのソース電極の形成に
関する。
キーソース型ＭＯＳトランジスタのソース電極の形成に
関する。
（従来の技術）
従来用いられているショットキーソース型ＭＯＳトラン
ジスタとしては、例えば第２図に示すようなものがある
。このタイプのトランジスタでは、通常のＭＯＳ型トラ
ンジスタのようにソース・ドレインを形成する拡散層は
なく、ゲート電極１はこれを囲むように形成された酸化
シリコン膜２によって、ソース電極３とシリコン基板５
に対して分離されているのみである。そしてソース電極
３とシリコン基板５とはショットキー障壁を形成し、ゲ
ート電極１に電極が印加されると酸化シリコンｓ２を介
してシリコン基板表面に反転層が形成されるように構成
されている。
ジスタとしては、例えば第２図に示すようなものがある
。このタイプのトランジスタでは、通常のＭＯＳ型トラ
ンジスタのようにソース・ドレインを形成する拡散層は
なく、ゲート電極１はこれを囲むように形成された酸化
シリコン膜２によって、ソース電極３とシリコン基板５
に対して分離されているのみである。そしてソース電極
３とシリコン基板５とはショットキー障壁を形成し、ゲ
ート電極１に電極が印加されると酸化シリコンｓ２を介
してシリコン基板表面に反転層が形成されるように構成
されている。
ところが、ゲート電極１の側壁はソース電極３との分離
のために酸化シリコン膜２で覆われている。このため、
この側壁の酸化シリコン膜の厚さの分のすきまｂを越え
て反転層が形成されなければソース電極３からドレイン
電極４へ電流を流すことはできない。
のために酸化シリコン膜２で覆われている。このため、
この側壁の酸化シリコン膜の厚さの分のすきまｂを越え
て反転層が形成されなければソース電極３からドレイン
電極４へ電流を流すことはできない。
つまりこのトランジスタにおいてはすきまｂの分、閾値
電圧が大きくなってしまう。
電圧が大きくなってしまう。
これを防止する手段として、第３図に示すように、ゲー
ト電極１に隣接するのソース電極形成部のシリコン基板
表面をゲート電極１端縁の下部にまで至るように掘り、
凹部を形成し、この凹部に選択ＣＶＤ法あるいはＣＶＤ
法によりタングステン膜７を埋め込み、このタングステ
ン膜７に対してアルミニウムーシリコン合金等で配線を
行い、ソース電極３とする方法が提案されている。
ト電極１に隣接するのソース電極形成部のシリコン基板
表面をゲート電極１端縁の下部にまで至るように掘り、
凹部を形成し、この凹部に選択ＣＶＤ法あるいはＣＶＤ
法によりタングステン膜７を埋め込み、このタングステ
ン膜７に対してアルミニウムーシリコン合金等で配線を
行い、ソース電極３とする方法が提案されている。
しかしながら、このようなＣＶＤ法を用いてタングステ
ン膜７をシリコン上に選択的に埋め込む力法では、ＷＦ
６とＨ２を用いた場合、タングステンの成長速度が毎分
数１０Ａ程度と非常に遅くまた、タングステン成長時に
タングテンが酸化シリコン膜２とシリコン基板５との界
面に食い込む現象が生じるということが知られている。
ン膜７をシリコン上に選択的に埋め込む力法では、ＷＦ
６とＨ２を用いた場合、タングステンの成長速度が毎分
数１０Ａ程度と非常に遅くまた、タングステン成長時に
タングテンが酸化シリコン膜２とシリコン基板５との界
面に食い込む現象が生じるということが知られている。
一方、上記現象を抑制することが可能なＷＦ８とＳｉＨ
４を用いた場合では、選択性のくずれが生じ、シリコン
上にタングステンが形成されない部分がところどころ存
在し、十分な特性を得ることができないという問題があ
った。
４を用いた場合では、選択性のくずれが生じ、シリコン
上にタングステンが形成されない部分がところどころ存
在し、十分な特性を得ることができないという問題があ
った。
（発明が解決しようとする課題）
このように、第２図に示した前者の構造では閾値電圧の
変動をもたらし、第３図に示した後者の改良構造ではゲ
ート電極１の下の空洞が残留して閾値電圧が高くなる他
、配線自体は不良配線となるという問題があった。
変動をもたらし、第３図に示した後者の改良構造ではゲ
ート電極１の下の空洞が残留して閾値電圧が高くなる他
、配線自体は不良配線となるという問題があった。
また、この空洞の部分では、タングステンがないために
、シリコン基板との間で接合を形成するのはタングステ
ンではなくアルミニウムであり、アルミニウムによるシ
ョットキーコンタクトを形成することになってしまう。
、シリコン基板との間で接合を形成するのはタングステ
ンではなくアルミニウムであり、アルミニウムによるシ
ョットキーコンタクトを形成することになってしまう。
本発明は、前記実情に鑑みてなされたもので、閾値電圧
が低く、信頼性の高いショットキー障壁型ＭＯＳ｝ラン
ジスタを提供することを目的とする。
が低く、信頼性の高いショットキー障壁型ＭＯＳ｝ラン
ジスタを提供することを目的とする。
（課題を解決するための手段）
そこで本発明では、ソース電極形成部のシリコン基板表
面をゲート電極端縁の下部まで掘り、四部を形成したの
ち、脂肪酸と金属イオンの化合物である脂肪酸金属を有
機溶剤に溶かした液をシリコン基板表面に塗布し、シリ
コン基板表面に脂肪酸金属を付着させたのち、これを分
解焼結してこの凹部内に金属膜を形成するようにしてい
る。
面をゲート電極端縁の下部まで掘り、四部を形成したの
ち、脂肪酸と金属イオンの化合物である脂肪酸金属を有
機溶剤に溶かした液をシリコン基板表面に塗布し、シリ
コン基板表面に脂肪酸金属を付着させたのち、これを分
解焼結してこの凹部内に金属膜を形成するようにしてい
る。
（作用）
すなわち、この方法は従来の選択ＣＶＤ法あるいはＣＶ
Ｄ法によりタングステン膜を形成することにより凹部を
埋め込む方法に替わり、脂肪酸と金属イオンの化合物で
ある脂肪酸金属を含む溶液を塗布し焼結させることによ
りこの凹部内に金属膜を形成するものである。
Ｄ法によりタングステン膜を形成することにより凹部を
埋め込む方法に替わり、脂肪酸と金属イオンの化合物で
ある脂肪酸金属を含む溶液を塗布し焼結させることによ
りこの凹部内に金属膜を形成するものである。
上記方法によれば、脂肪酸金属を含む溶液を塗布するこ
とにより四部にはくまなくこの溶液が充填される。そし
てこの状態で焼結させるため、空洞を生じたりすること
なく完全に凹部を埋め込むことができる上、シリコン基
板と酸化シリコン膜との界面にタングステンが入り込む
のを防止し、信頼性の向上をはかることができる。
とにより四部にはくまなくこの溶液が充填される。そし
てこの状態で焼結させるため、空洞を生じたりすること
なく完全に凹部を埋め込むことができる上、シリコン基
板と酸化シリコン膜との界面にタングステンが入り込む
のを防止し、信頼性の向上をはかることができる。
（実施例）
以下、本発明の第１の実施例について、図面を参照しつ
つ詳細に説明する。
つ詳細に説明する。
まず、第１図（ａ）に示すように、シリコン基板５の表
面にゲート酸化膜８として酸化シリコン膜を形成し、さ
らにリンをドープしながら膜厚４００００Ａのポリシリ
コン膜を堆積し、フォトリソグラフィおよびエッチング
工程によりゲート電極をバターニングし、酸素雰囲気中
で膜厚１０００Ａの酸化シリコン膜９を形成する。
面にゲート酸化膜８として酸化シリコン膜を形成し、さ
らにリンをドープしながら膜厚４００００Ａのポリシリ
コン膜を堆積し、フォトリソグラフィおよびエッチング
工程によりゲート電極をバターニングし、酸素雰囲気中
で膜厚１０００Ａの酸化シリコン膜９を形成する。
次いで、第１図（ｂ）に示すように、膜厚６０００Ａの
ＢＰＳＧ膜１０を堆積し、窒素雰囲気中で９００℃２０
分のアニールを行いＢＰＳＧ膜の平坦化を行う。
ＢＰＳＧ膜１０を堆積し、窒素雰囲気中で９００℃２０
分のアニールを行いＢＰＳＧ膜の平坦化を行う。
さらに、フォトリソグラフイおよび反応性イオンエッチ
ング工程により、ゲート電極１の間のソース電極形成領
域のＢＰＳＧ膜１０および酸化シリコン膜９をエッチン
グし、ソース電極形成領域に開口部１１を形成した後、
等方性エッチングにより基板をエッチングし、第１図（
ｅ）に示すように、開口部１３を形成する。
ング工程により、ゲート電極１の間のソース電極形成領
域のＢＰＳＧ膜１０および酸化シリコン膜９をエッチン
グし、ソース電極形成領域に開口部１１を形成した後、
等方性エッチングにより基板をエッチングし、第１図（
ｅ）に示すように、開口部１３を形成する。
この後、第１図（ｄ）に示すように、脂肪酸金属の一種
である、オクチル酸タングステン液をキシレンで希釈し
、これをこのシリコン基板表面に塗布し、減圧下で５０
０℃に加熱して焼結する。こにより、オクチル酸タング
ステンは分解して、タングステンと炭素の混合固溶体薄
膜１２が形成される。このときオクチル酸タングステン
液は、液体であるため、原理的にゲート電極１下の開口
部１３に完全にゆきわたる。
である、オクチル酸タングステン液をキシレンで希釈し
、これをこのシリコン基板表面に塗布し、減圧下で５０
０℃に加熱して焼結する。こにより、オクチル酸タング
ステンは分解して、タングステンと炭素の混合固溶体薄
膜１２が形成される。このときオクチル酸タングステン
液は、液体であるため、原理的にゲート電極１下の開口
部１３に完全にゆきわたる。
このオクチル酸タングステン液の一回の塗布と焼結によ
り得られる膜厚は、希釈濃度によって変化するため必要
に応じて複数回の塗布焼結を繰り返すようにする。
り得られる膜厚は、希釈濃度によって変化するため必要
に応じて複数回の塗布焼結を繰り返すようにする。
このようにして所望の膜厚のタングステン炭素混合固溶
体薄膜１２を得た後、全面に膜厚１００００Ａのアルミ
ニウムーシリコン合金膜１４をスバッタ法により第１図
（ｅ）に示すように形成する。
体薄膜１２を得た後、全面に膜厚１００００Ａのアルミ
ニウムーシリコン合金膜１４をスバッタ法により第１図
（ｅ）に示すように形成する。
これは、ソース全体としての抵抗の低減のためである。
最後に、シリコン基板裏面に、チタン１５、ニッケル１
６、銀１７を順にそれぞれ膜厚２０００Ａ．６０００Ａ
，３０００Ａの厚さに蒸着して、第３図（『）に示すよ
うにドレイン電極４を形成し、さらに膜厚１２００ＯＡ
のＰＳＧ保護ＩＩｉ１８を形成する。
６、銀１７を順にそれぞれ膜厚２０００Ａ．６０００Ａ
，３０００Ａの厚さに蒸着して、第３図（『）に示すよ
うにドレイン電極４を形成し、さらに膜厚１２００ＯＡ
のＰＳＧ保護ＩＩｉ１８を形成する。
このようにして、開口部１３内に空洞を生じたりするこ
となく完全に開口部１３を埋め込むことができる上、シ
リコン基板と酸化シリコン膜との界面にタングステンが
入り込むのを防止し、極めて容易に信頼性の高いショッ
トキー障壁型ＭＯＳトランジスタを形成することができ
る。
となく完全に開口部１３を埋め込むことができる上、シ
リコン基板と酸化シリコン膜との界面にタングステンが
入り込むのを防止し、極めて容易に信頼性の高いショッ
トキー障壁型ＭＯＳトランジスタを形成することができ
る。
また、この方法は、工程が単純でかつ安定であり、また
高価なＣＶＤ装置も不要であるため、コストの低減をも
はかることができる。
高価なＣＶＤ装置も不要であるため、コストの低減をも
はかることができる。
さらに、オクチル酸タングステンのキシレン希釈液を塗
布するに際し、その表面張力により、ゲート電極下の開
口部１３のような部分は特にオクチル酸タングステンが
多量に付着し易く、優先的に埋め込まれていくため、埋
め込み特性のみならず、段差形状の改善の上でも有利な
方法である。
布するに際し、その表面張力により、ゲート電極下の開
口部１３のような部分は特にオクチル酸タングステンが
多量に付着し易く、優先的に埋め込まれていくため、埋
め込み特性のみならず、段差形状の改善の上でも有利な
方法である。
また、高級脂肪酸としてはオクチル酸を限定するもので
はなくネオデカン酸他の脂肪酸でもよい。
はなくネオデカン酸他の脂肪酸でもよい。
さらに、この高級脂肪酸と結合させる金属としてはタン
グステンの他、アルミニウム、チタン、コバルト、銅、
ジルコニウム、モリブデン等から適宜選択可能である。
グステンの他、アルミニウム、チタン、コバルト、銅、
ジルコニウム、モリブデン等から適宜選択可能である。
以上説明してきたように、本発明の半導体装置の製造方
法によれば、ショットキー障壁型ＭＯＳトランジスタの
ソース電極の形成に際し、基板表面にゲート電極下にま
で至る四部を形成し、この凹部内に脂肪酸金属を有機溶
剤に溶かした液をシリコン基板表面に塗布し、シリコン
基板表面に脂肪酸金属を付着させたのち、これを分解焼
結して金属膜を形成し、必要に応じてこの金属膜に対し
てソース配線を行うようにしているため、閾値電圧が低
く信頼性の高いトランジスタを得ることが可能となる。
法によれば、ショットキー障壁型ＭＯＳトランジスタの
ソース電極の形成に際し、基板表面にゲート電極下にま
で至る四部を形成し、この凹部内に脂肪酸金属を有機溶
剤に溶かした液をシリコン基板表面に塗布し、シリコン
基板表面に脂肪酸金属を付着させたのち、これを分解焼
結して金属膜を形成し、必要に応じてこの金属膜に対し
てソース配線を行うようにしているため、閾値電圧が低
く信頼性の高いトランジスタを得ることが可能となる。
第１図は（ａ）乃至第１図（『）は本発明の第１の実施
例のショットキー障壁型ＭＯＳトランジスタの製造工程
を示す図、第２図および第３図はそれぞれ従来例のショ
ットキー障壁型ＭＯＳトランジスタを示す図である。 １・・・ゲート電極、２・・・酸化シリコン膜、３・・
・ソース電極、４・・・ドレイン電極、５・・・シリコ
ン基板、６・・・すきま、７・・・タングステン膜、８
・・・ゲート絶縁膜、９・・・酸化シリコン膜、１０・
・・ＢＰＳＧ膜、１１・・・ソース電極形成領域の開口
部、１２・・・タングステンと炭素の固溶体（ソース電
ｔ！！ｉｉ）、１３・・・開口部、１４・・・ＡＩ−Ｓ
ｉ合金膜、１５・・・チタン、１６・・・ニッケル、１
７・・・銀。 第１ 図 ４
例のショットキー障壁型ＭＯＳトランジスタの製造工程
を示す図、第２図および第３図はそれぞれ従来例のショ
ットキー障壁型ＭＯＳトランジスタを示す図である。 １・・・ゲート電極、２・・・酸化シリコン膜、３・・
・ソース電極、４・・・ドレイン電極、５・・・シリコ
ン基板、６・・・すきま、７・・・タングステン膜、８
・・・ゲート絶縁膜、９・・・酸化シリコン膜、１０・
・・ＢＰＳＧ膜、１１・・・ソース電極形成領域の開口
部、１２・・・タングステンと炭素の固溶体（ソース電
ｔ！！ｉｉ）、１３・・・開口部、１４・・・ＡＩ−Ｓ
ｉ合金膜、１５・・・チタン、１６・・・ニッケル、１
７・・・銀。 第１ 図 ４
Claims (1)
- （１）シリコン基板表面に形成されたソース電極とシリ
コン基板との間でショットキー接合を形成するように構
成されたショツトキーソース型ＭＯＳトランジスタの製
造方法において、シリコン基板上にゲート絶縁膜を介し
てゲート電極を形成するゲート電極形成工程と、前記ゲ
ート電極の上層に絶縁膜を形成する絶縁膜形成工程と、
ソース電極形成部のシリコン基板表面をゲート電極端縁
の下部まで到達するような凹部を形成する凹部形成工程
と、脂肪酸金属を有機溶剤に溶かした溶液をシリコン基
板表面に塗布する塗布工程とシリコン基板表面に塗布せ
しめられた脂肪酸金属を加熱分解し、前記凹部内に金属
膜を形成する焼結工程とからなるソース電極形成工程と
、ドレイン電極形成工程とを含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24005789A JPH03102819A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24005789A JPH03102819A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102819A true JPH03102819A (ja) | 1991-04-30 |
Family
ID=17053845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24005789A Pending JPH03102819A (ja) | 1989-09-18 | 1989-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102819A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6271594B1 (en) | 1997-05-29 | 2001-08-07 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| WO2010113715A1 (ja) * | 2009-03-31 | 2010-10-07 | 日鉱金属株式会社 | 半導体装置の製造方法及び半導体装置 |
| JP2011155273A (ja) * | 2011-03-03 | 2011-08-11 | Fujitsu Semiconductor Ltd | 半導体ウェーハ、及びその製造方法 |
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| US8592951B2 (en) | 2005-12-19 | 2013-11-26 | Fujitsu Semiconductor Limited | Semiconductor wafer having W-shaped dummy metal filling section within monitor region |
-
1989
- 1989-09-18 JP JP24005789A patent/JPH03102819A/ja active Pending
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| JP2011176027A (ja) * | 2010-02-23 | 2011-09-08 | Fuji Electric Co Ltd | 半導体素子および半導体素子の製造方法 |
| US8691635B2 (en) | 2010-02-23 | 2014-04-08 | Fuji Electric Co., Ltd. | Fabrication method of semiconductor device |
| JP2011155273A (ja) * | 2011-03-03 | 2011-08-11 | Fujitsu Semiconductor Ltd | 半導体ウェーハ、及びその製造方法 |
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