JPH0290795A - 時分割スイッチ制御装置 - Google Patents
時分割スイッチ制御装置Info
- Publication number
- JPH0290795A JPH0290795A JP24274788A JP24274788A JPH0290795A JP H0290795 A JPH0290795 A JP H0290795A JP 24274788 A JP24274788 A JP 24274788A JP 24274788 A JP24274788 A JP 24274788A JP H0290795 A JPH0290795 A JP H0290795A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- address information
- memory circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は交換機の時分割スイッチの制御方式に関する。
従来、この種の時分割スイッチは、第３図および第４図
に示すようにそれぞれ第１の記憶回路】ＯＯ〜１０３お
よび２００〜２０３と、第２の記憶回路３０４および４
０４と、第１のセレクタ３０５および４０５と、第２の
セレクタ３０６および４０６と、第１のカウンタ３０７
および４０７と、第２のカウンタ３０８および４０８と
、制御回路３０９および４０９と、多重度が低い信号線
１１０〜１１３および２１０〜２１３と、多重度が高い
信号線１１４および２１４とで構成されている。
に示すようにそれぞれ第１の記憶回路】ＯＯ〜１０３お
よび２００〜２０３と、第２の記憶回路３０４および４
０４と、第１のセレクタ３０５および４０５と、第２の
セレクタ３０６および４０６と、第１のカウンタ３０７
および４０７と、第２のカウンタ３０８および４０８と
、制御回路３０９および４０９と、多重度が低い信号線
１１０〜１１３および２１０〜２１３と、多重度が高い
信号線１１４および２１４とで構成されている。
まず、第３図の場合には、多重度が低い信号はそれぞれ
信号線１１０〜１１３からそれぞれ第１の記憶回路１０
０〜１０３へ書込まれる。次いで、各記憶回路１００〜
１０３からの出力は多重度を上げ、更にタイムスロット
の変換を行って信号線１１４へ出力される。記憶回路１
００〜１０３の書込み、読出しの制御は第１のセレクタ
３０５の選択条件により決まり、第１のセレクタ３０５
の出力が第１のカウンタ３０７からの出力のときは、第
１の記憶回路１００〜１０３は書込み状態となり、第１
のセレクタ３０５の出力が第２の記憶回路３０４からの
出力のときは、第１の記憶回路１００〜１０Ｂは読出し
状態となる。第２の記憶回路３０４の書込み、読出しの
制御は第２のセレクタ３０６の選択条件により決まり、
第２のセレクタ３０６の出力が第２のカウンタ３０８か
らの出力のときは、第２の記憶回路３０４は読出し状態
となる。また第２のカウンタ３０８の出力は第２の記憶
回路３０４のアドレス情報となり、第２の記憶回路３０
４の出力は第１の記憶回路１００〜１０３のアドレス情
報となる。一方、第２のセレクタ３０６の出力が制御回
路３０９からの出力のときは、制御回路３０９は第２の
記憶回路３０４の内容の読み書きを行い、記憶回路３０
４の内容変更を行う。
信号線１１０〜１１３からそれぞれ第１の記憶回路１０
０〜１０３へ書込まれる。次いで、各記憶回路１００〜
１０３からの出力は多重度を上げ、更にタイムスロット
の変換を行って信号線１１４へ出力される。記憶回路１
００〜１０３の書込み、読出しの制御は第１のセレクタ
３０５の選択条件により決まり、第１のセレクタ３０５
の出力が第１のカウンタ３０７からの出力のときは、第
１の記憶回路１００〜１０３は書込み状態となり、第１
のセレクタ３０５の出力が第２の記憶回路３０４からの
出力のときは、第１の記憶回路１００〜１０Ｂは読出し
状態となる。第２の記憶回路３０４の書込み、読出しの
制御は第２のセレクタ３０６の選択条件により決まり、
第２のセレクタ３０６の出力が第２のカウンタ３０８か
らの出力のときは、第２の記憶回路３０４は読出し状態
となる。また第２のカウンタ３０８の出力は第２の記憶
回路３０４のアドレス情報となり、第２の記憶回路３０
４の出力は第１の記憶回路１００〜１０３のアドレス情
報となる。一方、第２のセレクタ３０６の出力が制御回
路３０９からの出力のときは、制御回路３０９は第２の
記憶回路３０４の内容の読み書きを行い、記憶回路３０
４の内容変更を行う。
次に第４図の場合には、多重度が高い信号は信号線２１
４から第１の記憶回路２００〜２０３へと順次書き込ま
れる。このとき、後述のように各記憶回路２００〜２０
３の内部のアドレスは指定され、出力時のタイムスロッ
ト変換の準備がなされ、出力時は多重度を下げ信号線２
１０〜２１３へ出力される。記憶回路２００〜２０３の
書込み、′続出し制御は第１のセレクタ４０５の選択条
件によって決まる。第１のセレクタ４０５の出力が第１
のカウンタ４０７からの出力のときは、第１の記憶回路
２００〜２０３は読出し状態となり、第１のセレクタ４
０５の出力が第２の記憶回路４０４からの出力のときは
、第１の記憶回路２００〜２０３は書込み状態となる。
４から第１の記憶回路２００〜２０３へと順次書き込ま
れる。このとき、後述のように各記憶回路２００〜２０
３の内部のアドレスは指定され、出力時のタイムスロッ
ト変換の準備がなされ、出力時は多重度を下げ信号線２
１０〜２１３へ出力される。記憶回路２００〜２０３の
書込み、′続出し制御は第１のセレクタ４０５の選択条
件によって決まる。第１のセレクタ４０５の出力が第１
のカウンタ４０７からの出力のときは、第１の記憶回路
２００〜２０３は読出し状態となり、第１のセレクタ４
０５の出力が第２の記憶回路４０４からの出力のときは
、第１の記憶回路２００〜２０３は書込み状態となる。
第２の記憶回路４０４の書込み読出し制御は第２のセレ
クタ４０６の選択条件によって決まり、第２のセレクタ
４０６の出力が第２のカウンタ４０８からの出力のとき
は、第２の記憶回路４０４は読出し状態となる。第２の
カウンタ４０８の出力は第２の記憶回路４０４のアドレ
ス情報となり、第２の記憶回路４０４の出力は第１の記
憶回路２００〜２０３のアドレス情報となる。一方、第
２のセレクタ４０６の出力が制御回路４０９からの出力
のときは、制御回路４０９は第２の記憶回路４０４の内
容の読み書きを行い記憶回路４０４の内容変更を行う。
クタ４０６の選択条件によって決まり、第２のセレクタ
４０６の出力が第２のカウンタ４０８からの出力のとき
は、第２の記憶回路４０４は読出し状態となる。第２の
カウンタ４０８の出力は第２の記憶回路４０４のアドレ
ス情報となり、第２の記憶回路４０４の出力は第１の記
憶回路２００〜２０３のアドレス情報となる。一方、第
２のセレクタ４０６の出力が制御回路４０９からの出力
のときは、制御回路４０９は第２の記憶回路４０４の内
容の読み書きを行い記憶回路４０４の内容変更を行う。
上述した従来の回路では、第１の記憶回路１００〜１０
Ｂまたは２００〜２０３ヘアドレス情報が伝達されるま
でに、それぞれ第２のカウンタ３０８または４０８と、
第２の記憶回路３０４または４０４と、第１のセレクタ
３０５または４０５との遅延を考慮しなくてはならず、
多重度が上がるにつれて時間設定が困難になってくると
同時に、第３図と第４図との場合、回路構成要素は同じ
でありながら、第１の記憶回路は第３図の場合にはシー
ケンシャルライト・ランダムリードとなるが、第４図の
場合にはランダムライト・シーケンシャルリードとなる
ため、第１のセレクタと第２のセレクタとの制御を、第
３図の場合と第４図の場合とで変えなくてはならず、融
通性がきかないという欠点がある。
Ｂまたは２００〜２０３ヘアドレス情報が伝達されるま
でに、それぞれ第２のカウンタ３０８または４０８と、
第２の記憶回路３０４または４０４と、第１のセレクタ
３０５または４０５との遅延を考慮しなくてはならず、
多重度が上がるにつれて時間設定が困難になってくると
同時に、第３図と第４図との場合、回路構成要素は同じ
でありながら、第１の記憶回路は第３図の場合にはシー
ケンシャルライト・ランダムリードとなるが、第４図の
場合にはランダムライト・シーケンシャルリードとなる
ため、第１のセレクタと第２のセレクタとの制御を、第
３図の場合と第４図の場合とで変えなくてはならず、融
通性がきかないという欠点がある。
本発明の時分割スイッチ制御方式は、デジタル信号化さ
れた音声信号またはデータを一時記憶する第１の記憶回
路と、この第１の記憶回路のアドレス情報を記憶する第
２の記憶回路と、この第２の記憶回路から出力された前
記アドレス情報を一時蓄え予め定められた遅延時間後に
前記第１の記憶回路に出力する一時記憶回路と、前記第
２の記憶回路のアドレス情報を発生するカウンタと、前
記第２の記憶回路へ送出される前記第１の記憶回路のア
ドレス情報を生成する制御回路と、前記カウンタの出力
か前記制御回路からのアドレス情報かのいずれかを選択
するセレクタとを有することにより構成される。
れた音声信号またはデータを一時記憶する第１の記憶回
路と、この第１の記憶回路のアドレス情報を記憶する第
２の記憶回路と、この第２の記憶回路から出力された前
記アドレス情報を一時蓄え予め定められた遅延時間後に
前記第１の記憶回路に出力する一時記憶回路と、前記第
２の記憶回路のアドレス情報を発生するカウンタと、前
記第２の記憶回路へ送出される前記第１の記憶回路のア
ドレス情報を生成する制御回路と、前記カウンタの出力
か前記制御回路からのアドレス情報かのいずれかを選択
するセレクタとを有することにより構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図および第２図はそれぞれ本発明の−実施例のブロ
ック図で、第１図は第３図の複数の多重度の低い信号の
タイムスロットを入替で多重度の高い信号として出力す
る場合に対応し、第２図は第４図の多重度の高い信号を
タイムスロットを入替えた多重度の低い複数の信号に分
配する場合に対応していて、第１図および第２図におけ
る符号と第３図および第４図における符号と同じものは
同一のものを示している。第１図および第２図において
は、それぞれ第１の記憶回路１００〜１０３および２０
０〜２０３、第２の記憶回路１０４および２０４．セレ
クタ１０６および２０６、カウンタ１０８および２０８
、制御回路１０９および２０９、−時記憶回路１１５お
よび２１５を有して構成されている。
ック図で、第１図は第３図の複数の多重度の低い信号の
タイムスロットを入替で多重度の高い信号として出力す
る場合に対応し、第２図は第４図の多重度の高い信号を
タイムスロットを入替えた多重度の低い複数の信号に分
配する場合に対応していて、第１図および第２図におけ
る符号と第３図および第４図における符号と同じものは
同一のものを示している。第１図および第２図において
は、それぞれ第１の記憶回路１００〜１０３および２０
０〜２０３、第２の記憶回路１０４および２０４．セレ
クタ１０６および２０６、カウンタ１０８および２０８
、制御回路１０９および２０９、−時記憶回路１１５お
よび２１５を有して構成されている。
以下、第１図および第２図の動作について説明を進める
と、第１図では、第２の記憶回路１０４はセレクタ１０
６の出力がカウンタ１０８からの出力となっている間は
読出しとなり、セレクタ１０６の出力が制御装置１０９
からの出力となっている間は制御装置１０９によって内
容の読み書きを行う、また第１の記憶回路１００〜１０
３のアドレスを指定する一時記憶回路１１５は第２の記
憶回路１０４のアドレスがカウンタ１０８で指定されて
いるときに書込まれる。
と、第１図では、第２の記憶回路１０４はセレクタ１０
６の出力がカウンタ１０８からの出力となっている間は
読出しとなり、セレクタ１０６の出力が制御装置１０９
からの出力となっている間は制御装置１０９によって内
容の読み書きを行う、また第１の記憶回路１００〜１０
３のアドレスを指定する一時記憶回路１１５は第２の記
憶回路１０４のアドレスがカウンタ１０８で指定されて
いるときに書込まれる。
第５図は第１図の動作のタイミング図で、第５図の記憶
回路１０４のアドレス５００は、第２の記憶回路１０４
のアドレスとして制御回路１０９から出力されたものを
用いている場合とカウンタ１０８から出力されたものを
用いている場合とを、それぞれＣＰＵとＣとで示してい
る。記憶回路１０４のデータ５０１は、第２の記憶回路
１０４と制御回路１０９との間のデータの読み書きされ
ているときをＲ／Ｗで示し、第２の記憶回路１０４がカ
ウンタ１０８で指定されたアドレスを読出して第１の記
憶回路１００〜１０３の書込み用のアドレスであるとき
をＷで、読出し用のアドレスであるときをＲで示してい
る。またセレクタ１０６の状態５０２は、記憶回路１０
４のアドレス５００で述べたことに対応して、セレクタ
１０６の出力が制御回路１０９からのアドレス情報かカ
ウンタ１０８の出力かを、それぞれＣＰＵおよびＣで示
している。記憶回路１００〜１０３の状０５０３は、第
２の記憶回路１０４からセレクタ１０６がカウンタ１０
８によって指定されたアドレスによって５売出され、−
時記憶回路１１５に蓄積されたデータをアドレスとして
書込みおよび読出しを行なうときをＷおよびＲで示して
いる。この−時記憶回路１１５により第１の記憶回路１
００〜１０３は、書込みと読出しに全ての時間を割当て
ることができている。
回路１０４のアドレス５００は、第２の記憶回路１０４
のアドレスとして制御回路１０９から出力されたものを
用いている場合とカウンタ１０８から出力されたものを
用いている場合とを、それぞれＣＰＵとＣとで示してい
る。記憶回路１０４のデータ５０１は、第２の記憶回路
１０４と制御回路１０９との間のデータの読み書きされ
ているときをＲ／Ｗで示し、第２の記憶回路１０４がカ
ウンタ１０８で指定されたアドレスを読出して第１の記
憶回路１００〜１０３の書込み用のアドレスであるとき
をＷで、読出し用のアドレスであるときをＲで示してい
る。またセレクタ１０６の状態５０２は、記憶回路１０
４のアドレス５００で述べたことに対応して、セレクタ
１０６の出力が制御回路１０９からのアドレス情報かカ
ウンタ１０８の出力かを、それぞれＣＰＵおよびＣで示
している。記憶回路１００〜１０３の状０５０３は、第
２の記憶回路１０４からセレクタ１０６がカウンタ１０
８によって指定されたアドレスによって５売出され、−
時記憶回路１１５に蓄積されたデータをアドレスとして
書込みおよび読出しを行なうときをＷおよびＲで示して
いる。この−時記憶回路１１５により第１の記憶回路１
００〜１０３は、書込みと読出しに全ての時間を割当て
ることができている。
第２図の動作は第１図の場合と同じで、制御回路２０９
から第２の記憶回路２０４への内容の書き方によってシ
ーケンシャルライト・ランダムリードかランダムライト
・シーケンシャルリードかを決めることができる。
から第２の記憶回路２０４への内容の書き方によってシ
ーケンシャルライト・ランダムリードかランダムライト
・シーケンシャルリードかを決めることができる。
以上説明した様に本発明は、第１の記憶回路と、第１の
記憶回路のアドレス情報を記憶する第２の記憶回路と、
第２の記憶回路から出力されたアドレス情報を一時蓄え
る回路と、第２の記憶回路のアドレス情報を発生するカ
ウンタと、第２の記憶回路のアドレス情報を生成する制
御回路と、カウンタか制御回路からのアドレス情報かの
いずれかを選択するセレクタとから構成し、第１の記憶
回路の書込みまたは読出しをするデータが記憶されたア
ドレス情報を、第２の記憶回路から読み出し、かつ制御
回路から第２の記憶回路に記憶されている第１の記憶回
路のアドレス情報を読み書きすることにより、同一の回
路構成でシーケンシャルライト・ランダムリード、ラン
ダムライト・シーケンシャルリードの何れの動作もでき
、更に第１の記憶回路に入力されるアドレス情報を選択
するセレクタを削減できて、素子遅延を考慮した設計が
比較的容易となり、回路規模の減少にも役立つ効果があ
る。
記憶回路のアドレス情報を記憶する第２の記憶回路と、
第２の記憶回路から出力されたアドレス情報を一時蓄え
る回路と、第２の記憶回路のアドレス情報を発生するカ
ウンタと、第２の記憶回路のアドレス情報を生成する制
御回路と、カウンタか制御回路からのアドレス情報かの
いずれかを選択するセレクタとから構成し、第１の記憶
回路の書込みまたは読出しをするデータが記憶されたア
ドレス情報を、第２の記憶回路から読み出し、かつ制御
回路から第２の記憶回路に記憶されている第１の記憶回
路のアドレス情報を読み書きすることにより、同一の回
路構成でシーケンシャルライト・ランダムリード、ラン
ダムライト・シーケンシャルリードの何れの動作もでき
、更に第１の記憶回路に入力されるアドレス情報を選択
するセレクタを削減できて、素子遅延を考慮した設計が
比較的容易となり、回路規模の減少にも役立つ効果があ
る。
第１図および第２図はそれぞれ本発明の一実施例のブロ
ック図、第３図および第４図はそれぞれ時分割スイッチ
制御方式の代表的なブロック図、第５区は第１図の動作
のタイミング図である。 １００〜１０３，２００〜２０３・・・第１の記憶回路
、１０４，２０４，３０４，４０４・・・第２の記憶回
路、１０６，２０６，３０５，３０６，４０５．４０６
・・・セレクタ、１０８，２０８，３０７．３０８，４
０７，４０８・・・カウンタ、１０９゜２０９．３０９
，４０９・・・制御回路、１１０〜１１３．２１０〜２
１３・・・多重度の低い信号線、１１４．２１４・・・
多重度の高い信号線、１１５，２１５・・・−時記憶回
路。
ック図、第３図および第４図はそれぞれ時分割スイッチ
制御方式の代表的なブロック図、第５区は第１図の動作
のタイミング図である。 １００〜１０３，２００〜２０３・・・第１の記憶回路
、１０４，２０４，３０４，４０４・・・第２の記憶回
路、１０６，２０６，３０５，３０６，４０５．４０６
・・・セレクタ、１０８，２０８，３０７．３０８，４
０７，４０８・・・カウンタ、１０９゜２０９．３０９
，４０９・・・制御回路、１１０〜１１３．２１０〜２
１３・・・多重度の低い信号線、１１４．２１４・・・
多重度の高い信号線、１１５，２１５・・・−時記憶回
路。
Claims (1)
- デジタル信号化された音声信号またはデータを一時記
憶する第１の記憶回路と、この第１の記憶回路のアドレ
ス情報を記憶する第２の記憶回路と、この第２の記憶回
路から出力された前記アドレス情報を一時蓄え予め定め
られた遅延時間後に前記第１の記憶回路に出力する一時
記憶回路と、前記第２の記憶回路のアドレス情報を発生
するカウンタと、前記第２の記憶回路へ送出される前記
第１の記憶回路のアドレス情報を生成する制御回路と、
前記カウンタの出力か前記制御回路からのアドレス情報
かのいずれかを選択するセレクタとを有することを特徴
とする時分割スイッチ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24274788A JPH0759096B2 (ja) | 1988-09-27 | 1988-09-27 | 時分割スイッチ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24274788A JPH0759096B2 (ja) | 1988-09-27 | 1988-09-27 | 時分割スイッチ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0290795A true JPH0290795A (ja) | 1990-03-30 |
| JPH0759096B2 JPH0759096B2 (ja) | 1995-06-21 |
Family
ID=17093661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24274788A Expired - Lifetime JPH0759096B2 (ja) | 1988-09-27 | 1988-09-27 | 時分割スイッチ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0759096B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222900A (en) * | 1990-11-29 | 1993-06-29 | Sanshin Kogyo Kabushiki Kaisha | Tilt cylinder arrangement for outboard drive |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101585986B1 (ko) * | 2014-07-10 | 2016-01-18 | 한국표준과학연구원 | 발열장치를 이용한 수분투과도 측정장치 및 측정방법 |
-
1988
- 1988-09-27 JP JP24274788A patent/JPH0759096B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5222900A (en) * | 1990-11-29 | 1993-06-29 | Sanshin Kogyo Kabushiki Kaisha | Tilt cylinder arrangement for outboard drive |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0759096B2 (ja) | 1995-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0421053A (ja) | 非同期データ伝送装置 | |
| JPH0290795A (ja) | 時分割スイッチ制御装置 | |
| JPS6334795A (ja) | 半導体記憶装置 | |
| JPH01144287A (ja) | データ記憶装置 | |
| JP2595992B2 (ja) | 電子楽器 | |
| JPH03204753A (ja) | Ｄｍａ制御装置 | |
| JP2723843B2 (ja) | デュアルポートメモリ制御回路 | |
| JPS61276049A (ja) | ダイレクト・メモリ・アクセス制御方式 | |
| JPS61250729A (ja) | シフタ回路 | |
| JPH07101551B2 (ja) | 映像記憶装置 | |
| JPS61198344A (ja) | ブロツクデ−タ書込方式 | |
| JPH0376557B2 (ja) | ||
| JPS5849960B2 (ja) | 情報チエツク方式 | |
| JPS62260242A (ja) | 連続デ−タ用大容量メモリ装置 | |
| JPH0376558B2 (ja) | ||
| JPS6394786A (ja) | 映像信号処理装置 | |
| JPH04132076A (ja) | メモリ | |
| JPS601719B2 (ja) | メモリ制御方式 | |
| JPH04321993A (ja) | 記憶制御装置 | |
| JPH01315822A (ja) | ランダムアクセスｆｉｆｏメモリ | |
| JPS62219026A (ja) | レジスタフアイル制御方式 | |
| JPH022236B2 (ja) | ||
| JPS626481A (ja) | 可変長シフトレジスタ | |
| JPH01114961A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH02270439A (ja) | オーダ実行制御回路 |