JPH0281148A - エラー識別方法 - Google Patents
エラー識別方法Info
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- JPH0281148A JPH0281148A JP1198122A JP19812289A JPH0281148A JP H0281148 A JPH0281148 A JP H0281148A JP 1198122 A JP1198122 A JP 1198122A JP 19812289 A JP19812289 A JP 19812289A JP H0281148 A JPH0281148 A JP H0281148A
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- 230000009977 dual effect Effects 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 3
- 102100023478 Transcription cofactor vestigial-like protein 1 Human genes 0.000 description 2
- 101710176146 Transcription cofactor vestigial-like protein 1 Proteins 0.000 description 2
- 102100023477 Transcription cofactor vestigial-like protein 2 Human genes 0.000 description 2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
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- Techniques For Improving Reliability Of Storages (AREA)
- Exchange Systems With Centralized Control (AREA)
- Debugging And Monitoring (AREA)
- Storage Device Security (AREA)
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- Telephone Function (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ処理装置の記憶装置におけるエラー識
別方法に関する。このデータ処理装置は例えば、少なく
とも中央部に２重化されたメモリ制御装置を有し、この
メモリ制御装置には全到来信号が供給されるものである
、エラー保護されたデータの記憶用電話接続装置である
。
別方法に関する。このデータ処理装置は例えば、少なく
とも中央部に２重化されたメモリ制御装置を有し、この
メモリ制御装置には全到来信号が供給されるものである
、エラー保護されたデータの記憶用電話接続装置である
。
従来の技術
このような記憶装置では、情報誤シを識別し、場合によ
っては、実際の情報メモリの誤機能に原因する情報誤シ
（媒体エラー）を補正するだけでなく、制御の欠陥によ
り発生するエラーも補正すべきである。
っては、実際の情報メモリの誤機能に原因する情報誤シ
（媒体エラー）を補正するだけでなく、制御の欠陥によ
り発生するエラーも補正すべきである。
第１図にはこの目的のため従来とられていた手段を図解
するため、記憶装置がブロック回路図で示されている。
するため、記憶装置がブロック回路図で示されている。
この記憶装置は本発明の方法に関連する。この公知の記
憶装置では少なくともメモリ制御部Ｓｔ ＯとＳｔｌの
中央部が２重化されている。このメモリ制御部には総て
の到来信号、すなわちデータ線路ＤＬに到来する書込デ
ータと信号線路ＳＬに到来するアドレス信号および制御
信号が供給される。制御部Ｓｔ ＱとＳｔ １はデータ
チェックとデータ補正を実行するための装置も含む。デ
ータ保護に用いるコントロールビットがデータ伝送前に
既に形成されるのではなく、従って到来するデータ流に
含まれている限シ、第１回目のコントロールビット形成
も同様にここで行われる。このコントロールビットは所
属のデータビットと共に伝送され、またメモリＳＰに書
込まれるものであシ、データ語にて部分パリティ形成に
より発生する。
憶装置では少なくともメモリ制御部Ｓｔ ＯとＳｔｌの
中央部が２重化されている。このメモリ制御部には総て
の到来信号、すなわちデータ線路ＤＬに到来する書込デ
ータと信号線路ＳＬに到来するアドレス信号および制御
信号が供給される。制御部Ｓｔ ＱとＳｔ １はデータ
チェックとデータ補正を実行するための装置も含む。デ
ータ保護に用いるコントロールビットがデータ伝送前に
既に形成されるのではなく、従って到来するデータ流に
含まれている限シ、第１回目のコントロールビット形成
も同様にここで行われる。このコントロールビットは所
属のデータビットと共に伝送され、またメモリＳＰに書
込まれるものであシ、データ語にて部分パリティ形成に
より発生する。
データチェックは次のようにして行われる。すなわち、
データ語と所属のコントロールビットを読出した後新た
に相応の部分パリティ形成を行い、その際に発生したコ
ントロールビットを元々のコントロールビットと比較す
ることによシ行われる。エラーの場合で単純エラーの場
合は、コントロールビットにより形成されるコントロー
ルビット語の不一致部のパターンかう障害されたデータ
ビットが検出され相応に補正される。多重エラーの場合
はエラー表示を行うことができる◇ 第１図の記憶装置の場合、書込データ、アドレスおよび
制御信号がメモリ制御部ｓｔ ＯとＳｔｌの第１の部分
からも第２の部分からも送出され、比較器Ｖｇｌ ｌに
よって比較される。それによりエラーを含んだ出力信号
を識別することができる。制御部ｓｔＯから送出された
信号だけがドライバを介してメモＩＪ Ｓ Ｆにさらに
導通される。ドライバは所要の制御出力をメモＩＪ Ｓ
Ｐのメモリブロックに対して得るために多重に、有利
には対で設けられている。この多数のドライバのうちド
ライバ対ＴｒｎとＴｒｘが図示されている。このドライ
バ対から送出される出力信号はＶライバ比較器Ｖｇｌ
２によって比較される。
データ語と所属のコントロールビットを読出した後新た
に相応の部分パリティ形成を行い、その際に発生したコ
ントロールビットを元々のコントロールビットと比較す
ることによシ行われる。エラーの場合で単純エラーの場
合は、コントロールビットにより形成されるコントロー
ルビット語の不一致部のパターンかう障害されたデータ
ビットが検出され相応に補正される。多重エラーの場合
はエラー表示を行うことができる◇ 第１図の記憶装置の場合、書込データ、アドレスおよび
制御信号がメモリ制御部ｓｔ ＯとＳｔｌの第１の部分
からも第２の部分からも送出され、比較器Ｖｇｌ ｌに
よって比較される。それによりエラーを含んだ出力信号
を識別することができる。制御部ｓｔＯから送出された
信号だけがドライバを介してメモＩＪ Ｓ Ｆにさらに
導通される。ドライバは所要の制御出力をメモＩＪ Ｓ
Ｐのメモリブロックに対して得るために多重に、有利
には対で設けられている。この多数のドライバのうちド
ライバ対ＴｒｎとＴｒｘが図示されている。このドライ
バ対から送出される出力信号はＶライバ比較器Ｖｇｌ
２によって比較される。
前述のドライバ対ＴｒｎとＴｒｘに所属する比較器Ｖｇ
ｌ ２が図示されている。このようにしてドライバは監
視され、この比較器Ｖｇｘ ２がドライバ出力側とメモ
リ入力側との間の線路接続端部に設けられている限りこ
の接続線路も監視される。
ｌ ２が図示されている。このようにしてドライバは監
視され、この比較器Ｖｇｘ ２がドライバ出力側とメモ
リ入力側との間の線路接続端部に設けられている限りこ
の接続線路も監視される。
メモＩＪ Ｓ Ｐは有利には次のように構成される。
すなわち、メモリが別個に制御可能な部分ユニットから
なり、部分ユニットはメモリ語の１ピツトだけを記憶す
るように構成される。その結果媒体エラーによって有利
には、前述のデータチェックにより識別可能で補正可能
な単純エラーが発生する。
なり、部分ユニットはメモリ語の１ピツトだけを記憶す
るように構成される。その結果媒体エラーによって有利
には、前述のデータチェックにより識別可能で補正可能
な単純エラーが発生する。
比較器Ｖｇｌ １とＶｇｌ ２は以下の理由から特に必
要である。というのは、誤まったメモリ語を書込みまた
は読出すことになり得るアドレスの欠陥は、前述のデー
タ保護手段を基礎とした、読出したメモリ語のデータチ
ェックによっては識別され得ないからである。
要である。というのは、誤まったメモリ語を書込みまた
は読出すことになり得るアドレスの欠陥は、前述のデー
タ保護手段を基礎とした、読出したメモリ語のデータチ
ェックによっては識別され得ないからである。
前述のエラー識別方法は成程非常に効果的である。しか
し比較器に対するコストがかかり、比較器のルーチンチ
エツクにも非常にコストがかかる。その他所要の比較手
順はしばしば、比較的に長いメモリ周期時間をかけての
み可能である。
し比較器に対するコストがかかり、比較器のルーチンチ
エツクにも非常にコストがかかる。その他所要の比較手
順はしばしば、比較的に長いメモリ周期時間をかけての
み可能である。
発明が解決しようとする課題
本発明の課題は従来技術に対しよシ簡単なエラー識別方
法を提供することである。
法を提供することである。
課題を解決するための手段
この課題は本発明によシ次のようにして解決される。す
なわち、実際の有用データを２重化されたメモリ制御部
の第１の部分から、また前記有用データに所属しデータ
保護に関連するコントロールビットを前記２重化された
メモリ制御部の第２の部分から、別個にクロック同期駆
動される有用データ用メモリないしコントロールデータ
用メモＩＪ Ｋ書込み、それらメモリからデータを読出
す際当該データを共通にデータチェックに用いるように
して解決される。
なわち、実際の有用データを２重化されたメモリ制御部
の第１の部分から、また前記有用データに所属しデータ
保護に関連するコントロールビットを前記２重化された
メモリ制御部の第２の部分から、別個にクロック同期駆
動される有用データ用メモリないしコントロールデータ
用メモＩＪ Ｋ書込み、それらメモリからデータを読出
す際当該データを共通にデータチェックに用いるように
して解決される。
第１図の公知の記憶装置に対し本発明による方法では、
比較器Ｖｇｌ １と多数の比較器Ｖｇｌ ２が省略され
ているが、同程度に良好なエラー識別度が得られる。本
発明によるメモリ構成により高い確率で、アドレスエラ
ーの場合でも有用データに対するメモリのみ、またはコ
ントロールデータに対するメモリのみがエラーに該当す
ることとなり、その結果有用データもコントロールデー
タも共に利用される読出しに関連したデータチェックの
際にエラーが識別される。たとえ多重エラーが始め識別
されなかったシ、誤って補正可能な単純エラーとして出
現しても、メモリサイクルでのアドレスが多種であるこ
とに基づき非常に迅速に、真の多重ビツトエラーの識別
がなされる。本発明の別の構成によれば、第２のメモリ
制御部から当該別個のメモリに書込ムべきコントロール
データが、その出力の前に、第１のメモリ制御部にて使
用される相応のコントロールデータと比較される。
比較器Ｖｇｌ １と多数の比較器Ｖｇｌ ２が省略され
ているが、同程度に良好なエラー識別度が得られる。本
発明によるメモリ構成により高い確率で、アドレスエラ
ーの場合でも有用データに対するメモリのみ、またはコ
ントロールデータに対するメモリのみがエラーに該当す
ることとなり、その結果有用データもコントロールデー
タも共に利用される読出しに関連したデータチェックの
際にエラーが識別される。たとえ多重エラーが始め識別
されなかったシ、誤って補正可能な単純エラーとして出
現しても、メモリサイクルでのアドレスが多種であるこ
とに基づき非常に迅速に、真の多重ビツトエラーの識別
がなされる。本発明の別の構成によれば、第２のメモリ
制御部から当該別個のメモリに書込ムべきコントロール
データが、その出力の前に、第１のメモリ制御部にて使
用される相応のコントロールデータと比較される。
それによシ、第２のメモリ制御部にのみ有用データの補
正誤りが発生し、それに応じて所属のコントロールデー
タが、第１のメモリ制御都合、またはコントロールデー
タ形成が第２のメモリ制御部で障害された場合でも、読
出しの際のデータチェックが誤ったデータ”補正”に至
ることがない。このような誤ったデータ“補正”が行わ
れるとデータの変造が実際に生じてしまう。
正誤りが発生し、それに応じて所属のコントロールデー
タが、第１のメモリ制御都合、またはコントロールデー
タ形成が第２のメモリ制御部で障害された場合でも、読
出しの際のデータチェックが誤ったデータ”補正”に至
ることがない。このような誤ったデータ“補正”が行わ
れるとデータの変造が実際に生じてしまう。
本発明の実施例に従い前述の比較がパリティ比較の形で
実行されるとき、十分に高い識別度が比較的に低いコス
トでも依然として得られる。
実行されるとき、十分に高い識別度が比較的に低いコス
トでも依然として得られる。
実施例
以下本発明を図面に基づき詳細に説明する。
第１図は既に説明した、従来技術の記憶装置を示す。
第２図は第１図と同様の２重化メモリ制御装置を示す。
この制御装置はメそり制御部ｓｔＯとＳｔｌを有し、メ
モリ制御部はデータチェックないしデータ補正のための
装置も有する。本発明の方法を実行するに際し、データ
線路ＤＬに到来する有用データに既に送信側で相応のコ
ントロールデータが備えられているか、またはこのコン
トロールデータが装置Ｓｔ（］とｓｔ １で初めて形成
される匂いうことは重要でない。
モリ制御部はデータチェックないしデータ補正のための
装置も有する。本発明の方法を実行するに際し、データ
線路ＤＬに到来する有用データに既に送信側で相応のコ
ントロールデータが備えられているか、またはこのコン
トロールデータが装置Ｓｔ（］とｓｔ １で初めて形成
される匂いうことは重要でない。
いずれにしろ２つの制御部をつないでいる矢印付きの破
線により示されているように、そこで使用される相互に
相応するコントロールデータがパリティ比較に用いられ
る。それによシコントロールデータが一致した際高い確
率で、所属の有用データも同様に相互に相応することが
確実となる。これは特に新しい有用データの書込が次の
ように行われる場合に重要である。すなわち、読出した
有用データが一部で、例えばメモリ語を形成する複数の
ビットのうちの１つのビットのみが変化され、そのため
コントロールデータの新たな形成が必要になる場合に重
要である。
線により示されているように、そこで使用される相互に
相応するコントロールデータがパリティ比較に用いられ
る。それによシコントロールデータが一致した際高い確
率で、所属の有用データも同様に相互に相応することが
確実となる。これは特に新しい有用データの書込が次の
ように行われる場合に重要である。すなわち、読出した
有用データが一部で、例えばメモリ語を形成する複数の
ビットのうちの１つのビットのみが変化され、そのため
コントロールデータの新たな形成が必要になる場合に重
要である。
第２図にさらに示されているように、制御部の一方Ｓｔ
Ｏにより、ここで使用されるデータのうちアドレス信号
Ａｄｒ、制御信号Ｓｔおよび書込みデータ５ｃｈｄがさ
らに出力されるが、しかし書込みデータに所属するコン
トロールデータはドライバの第１の群ＧＴｒ ｌを介し
ては出力されない。他方の制御部ｓｔ １はそれに対し
、アドレス信号Ａｄｒおよび制御信号Ｓｔの他に、書込
みデータ５ｃｈｄに所属するコントロールデータＫｄを
出力するが、しかし書込みデータ自体はドライバの第２
の群ＧＴｒ ２を介して送出されガい。
Ｏにより、ここで使用されるデータのうちアドレス信号
Ａｄｒ、制御信号Ｓｔおよび書込みデータ５ｃｈｄがさ
らに出力されるが、しかし書込みデータに所属するコン
トロールデータはドライバの第１の群ＧＴｒ ｌを介し
ては出力されない。他方の制御部ｓｔ １はそれに対し
、アドレス信号Ａｄｒおよび制御信号Ｓｔの他に、書込
みデータ５ｃｈｄに所属するコントロールデータＫｄを
出力するが、しかし書込みデータ自体はドライバの第２
の群ＧＴｒ ２を介して送出されガい。
さらに第２図では、データメモリが有用データメモリＳ
ＰＮとコントロールデータメモリＳＰＫとに分割されて
いる。これらメモリには、ある場合はＰライ２群ＧＴｒ
１を介して、別のある場合にはドライバ群ＧＴｒ ２
を介してアクセスする。
ＰＮとコントロールデータメモリＳＰＫとに分割されて
いる。これらメモリには、ある場合はＰライ２群ＧＴｒ
１を介して、別のある場合にはドライバ群ＧＴｒ ２
を介してアクセスする。
メモリを分割することＫよって、中央制御部ＳｔＱおよ
びｓｔ １でのエラーのあるアドレス形成によシ、マた
は所属のドライバの欠陥によシ生じ得る制御欠陥が高い
確率で、メモＩＪ ＳＰＮのみにまたはメモ！Ｊ ＳＰ
Ｋのみに係るようになる。
びｓｔ １でのエラーのあるアドレス形成によシ、マた
は所属のドライバの欠陥によシ生じ得る制御欠陥が高い
確率で、メモＩＪ ＳＰＮのみにまたはメモ！Ｊ ＳＰ
Ｋのみに係るようになる。
この２つのメモリＳＰＮとＳＰＫはクロック同期して駆
動され、読出しの際に相互に関連する有用データとコン
トロールデータな線路ＬＬを介して、２重化メモリ制御
装置ＳｔＱとＳｔ、 １に所属する、データチェックお
よびデータ補正のための装置に送出する。そこでデータ
チェックが次のように行われる。すなわち、読ｄした有
用データに対し新たに所定の形成規則に従ってコンｌロ
ールデータを形成し、このコントロールデータをメモリ
から読出したコントロールデータと比較するのである。
動され、読出しの際に相互に関連する有用データとコン
トロールデータな線路ＬＬを介して、２重化メモリ制御
装置ＳｔＱとＳｔ、 １に所属する、データチェックお
よびデータ補正のための装置に送出する。そこでデータ
チェックが次のように行われる。すなわち、読ｄした有
用データに対し新たに所定の形成規則に従ってコンｌロ
ールデータを形成し、このコントロールデータをメモリ
から読出したコントロールデータと比較するのである。
従って有用データメモリのみ、またはコントロールデー
タメモリのみに該当するアドレスエラーの場合、上記の
ようなデータチェックの際に高い確率でエラーが検出さ
れる。
タメモリのみに該当するアドレスエラーの場合、上記の
ようなデータチェックの際に高い確率でエラーが検出さ
れる。
発明の効果
オえ、によシよ、わ。うヵ、つあイよ、ヶ来泰同等のエ
ラー識別方法が得られる。
ラー識別方法が得られる。
第１図は従来のエラー識別方法を説明するためのブロッ
ク図、第２図は本発明によるエラー識別方法を説明する
ためのブロック図である。
ク図、第２図は本発明によるエラー識別方法を説明する
ためのブロック図である。
Claims (1)
- 【特許請求の範囲】 １、データ処理装置の記憶装置におけるエラー識別方法
であつて、前記データ処理装置はエラー保護されたデー
タを記憶するものであり、少なくとも中央部に２重化さ
れたメモリ制御装置を有し、該メモリ制御装置には到来
する全信号が供給されるものである、エラー識別方法に
おいて、 ２重化されたメモリ制御部の第１の部分（Ｓｔ０）から
アドレス信号および制御信号（Ａｄｒ、Ｓｔ）の他に実
際の有用データ（Ｓｃｈｄ）のみを、また前記２重化さ
れたメモリ制御部の第２の部分（Ｓｔ１）から前記アド
レス信号および制御信号の他に前記有用データに所属す
る、データ保護に関連したコントロールデータ（Ｋｄ）
のみをさらに送出し、前記有用データとコントロールデ
ータとをそれぞれ同じアドレス下で有用データメモリ （ＳＰＮ）およびコントロールデータメモリ（ＳＰＫ）
に書込み、ここで前記メモリは別個にクロック同期して
駆動されるものであり、前記メモリから有用データとコ
ントロールデータを読出す際に当該データを共通してデ
ータチェックに用いることを特徴とするエラー識別方法
。 ２、第２のメモリ制御部（Ｓｔ１）から該当する別個の
メモリ（ＳＰＫ）に書込まれるべきコントロールデータ
（ＫＤ）をその出力毎に、第１のメモリ制御部（Ｓｔ０
）にて使用され得るコントロールデータと比較する請求
項１記載の方法。 ３、前記比較はパリテイ比較である請求項２記載の方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3826248.7 | 1988-08-02 | ||
| DE3826248 | 1988-08-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0281148A true JPH0281148A (ja) | 1990-03-22 |
| JP2950858B2 JP2950858B2 (ja) | 1999-09-20 |
Family
ID=6360097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1198122A Expired - Fee Related JP2950858B2 (ja) | 1988-08-02 | 1989-08-01 | エラー識別方法 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5077744A (ja) |
| EP (1) | EP0353660B1 (ja) |
| JP (1) | JP2950858B2 (ja) |
| AT (1) | ATE132986T1 (ja) |
| DE (1) | DE58909568D1 (ja) |
| ES (1) | ES2081820T3 (ja) |
| FI (1) | FI100833B (ja) |
| GR (1) | GR3018644T3 (ja) |
| ZA (1) | ZA895855B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011081705A (ja) * | 2009-10-09 | 2011-04-21 | Hitachi Ltd | メモリ制御装置及びメモリ制御装置の制御方法 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828913B2 (ja) * | 1993-01-13 | 1996-03-21 | 日本電気株式会社 | 時間多重スイッチ |
| KR100715878B1 (ko) * | 1995-11-10 | 2007-12-07 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 데이타의오류방지부호화방법및장치와,데이타복호화방법및장치와,기억매체 |
| DE19635237A1 (de) * | 1996-08-30 | 1998-03-05 | Siemens Ag | Speichersystem |
| DE19635242A1 (de) * | 1996-08-30 | 1998-03-05 | Siemens Ag | Speichersystem |
| US8413006B1 (en) * | 2010-02-12 | 2013-04-02 | Pmc-Sierra, Inc. | Error detection and correction in data and control words |
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| JPS58105500A (ja) * | 1981-11-23 | 1983-06-23 | スペリ・コ−ポレ−シヨン | メモリ駆動回路故障検出システム及び方法 |
| JPS58137052A (ja) * | 1981-09-28 | 1983-08-15 | Yokogawa Hewlett Packard Ltd | 実時間エラ−補正装置 |
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