JPH0279459A - 基板電位供給回路 - Google Patents
基板電位供給回路Info
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- JPH0279459A JPH0279459A JP63231725A JP23172588A JPH0279459A JP H0279459 A JPH0279459 A JP H0279459A JP 63231725 A JP63231725 A JP 63231725A JP 23172588 A JP23172588 A JP 23172588A JP H0279459 A JPH0279459 A JP H0279459A
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- 239000000758 substrate Substances 0.000 claims description 33
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- 230000007704 transition Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
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- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯ３型電界効果トランジスタによって構成さ
れた半導体集積回路における基板電位供給回路に関し、
特にＰ型ＭＯ８）ランジスタの基板電位供給回路に関す
る。
れた半導体集積回路における基板電位供給回路に関し、
特にＰ型ＭＯ８）ランジスタの基板電位供給回路に関す
る。
従来ダイナミックＲＡＭではＰＮ接合容量低減の目的で
基板を負電荷にする為第２図、第３図に示すような基板
電位供給回路を使用する。第２図、第３図とは動作原理
が同様である為、駆動信号φ１Ｎとφ１．をφと示し、
駆動容量ＣＩＮとＣＩＰをＣ１と示し、ダイオード接続
されたトランジスタＱＩＮとトランジスタＱＩＦをトラ
ンジスタＱ、、）ランジスタＱ２ＮとトランジスタＱ２
ＦをトランジスタＱ２と示し説明を行う。
基板を負電荷にする為第２図、第３図に示すような基板
電位供給回路を使用する。第２図、第３図とは動作原理
が同様である為、駆動信号φ１Ｎとφ１．をφと示し、
駆動容量ＣＩＮとＣＩＰをＣ１と示し、ダイオード接続
されたトランジスタＱＩＮとトランジスタＱＩＦをトラ
ンジスタＱ、、）ランジスタＱ２ＮとトランジスタＱ２
ＦをトランジスタＱ２と示し説明を行う。
従来の基板電位供給回路は第２図、第３図に示すように
基板と接地間にダイオード接続されたＭＯＳ）ランジス
タＱ １． Ｑ ２を中間接点Ｎを介し直列接続し、中
間接点Ｎと駆動信号φ１間に駆動容量Ｃ１を配置してい
る６以下第４図のタイミングチャートにより従来例の説
明を行う。
基板と接地間にダイオード接続されたＭＯＳ）ランジス
タＱ １． Ｑ ２を中間接点Ｎを介し直列接続し、中
間接点Ｎと駆動信号φ１間に駆動容量Ｃ１を配置してい
る６以下第４図のタイミングチャートにより従来例の説
明を行う。
時刻ｔ０において駆動信号φ１が接地レベルから電源レ
ベルに遷移すると駆動容量Ｃ１のカップルにより接点Ｎ
の電位■、は上昇しトランジスタＱ２の閾値電圧を超え
るとトランジスタＱ２がＯＮ状態となって接点Ｎの電位
ＶＮをトランジスタＱ２の閾値電圧まで引き落す。時刻
ｔ１において駆動信号φ、が電源レベルから接地レベル
に遷移すると接点Ｎの電位ＶＮは駆動容量Ｃ１のカップ
ルにより降下し接点Ｎの電位ｖＮと基板電位ＶＳＵＢ間
にトランジスタＱ１の閾値電圧以上の電圧差が生じると
トランジスタＱ１がＯＮ状態となって基板電位ＶＳｔ１
１を基板の容１ｉｒＣｓｖＢと接点Ｎの容量との容量分
割分の電圧ΔＶだけ下げる。駆動信号φ、を電源レベル
から接地レベル、接地レベルから電源レベルへと遷移を
続ける事によって時刻上〇において基板電位は回路動作
等に伴う基板へのリーク電流を無視すればＶｓｔ＋ｎ＝
ｌ Ｖｃｃ ２ ｖ７１にまで達しうる。
ベルに遷移すると駆動容量Ｃ１のカップルにより接点Ｎ
の電位■、は上昇しトランジスタＱ２の閾値電圧を超え
るとトランジスタＱ２がＯＮ状態となって接点Ｎの電位
ＶＮをトランジスタＱ２の閾値電圧まで引き落す。時刻
ｔ１において駆動信号φ、が電源レベルから接地レベル
に遷移すると接点Ｎの電位ＶＮは駆動容量Ｃ１のカップ
ルにより降下し接点Ｎの電位ｖＮと基板電位ＶＳＵＢ間
にトランジスタＱ１の閾値電圧以上の電圧差が生じると
トランジスタＱ１がＯＮ状態となって基板電位ＶＳｔ１
１を基板の容１ｉｒＣｓｖＢと接点Ｎの容量との容量分
割分の電圧ΔＶだけ下げる。駆動信号φ、を電源レベル
から接地レベル、接地レベルから電源レベルへと遷移を
続ける事によって時刻上〇において基板電位は回路動作
等に伴う基板へのリーク電流を無視すればＶｓｔ＋ｎ＝
ｌ Ｖｃｃ ２ ｖ７１にまで達しうる。
上述した従来のＮ型の基板電位供給回路は基板がＰ ５
ｔｕｎでウェルがＮＷ！、ＬＬの時、第２図の接点Ｎは
基板電位より低くなる為電子が基板に放出されセルに当
りセル゛’Ｈｉｇｈ”のデータを破壊する、いわゆるイ
ンジュクションモードホールド不良を起こす可能性があ
り、一方策３図のＰ型の基板電位供給回路は一般にＰ型
トランジスタの方が電流能力が小さい為、Ｐ型の基板電
位供給回路の方が効率が悪くＮ型の基板電位供給回路と
同一の能力を必要とする場合、トランジスタサイズが大
きくなるという欠点がある。
ｔｕｎでウェルがＮＷ！、ＬＬの時、第２図の接点Ｎは
基板電位より低くなる為電子が基板に放出されセルに当
りセル゛’Ｈｉｇｈ”のデータを破壊する、いわゆるイ
ンジュクションモードホールド不良を起こす可能性があ
り、一方策３図のＰ型の基板電位供給回路は一般にＰ型
トランジスタの方が電流能力が小さい為、Ｐ型の基板電
位供給回路の方が効率が悪くＮ型の基板電位供給回路と
同一の能力を必要とする場合、トランジスタサイズが大
きくなるという欠点がある。
本発明の基板電位供給回路はインジュクションが起こら
ないＰ酉のＭＯＳ）ランジスタを用い効率の悪さを解決
する為第２図ではトランジスタＱ２の閾値電圧と一１電
源レベル−トランジスタＱ２の閾値電圧１０間を遷移さ
せている接点Ｎのレベルを本発明の第１図では接地レベ
ルと一１電源レベル１を遷移させ接点Ｎ２のレベルを従
来よりも下げる事により効率の悪さを解決する為の回路
を有している。
ないＰ酉のＭＯＳ）ランジスタを用い効率の悪さを解決
する為第２図ではトランジスタＱ２の閾値電圧と一１電
源レベル−トランジスタＱ２の閾値電圧１０間を遷移さ
せている接点Ｎのレベルを本発明の第１図では接地レベ
ルと一１電源レベル１を遷移させ接点Ｎ２のレベルを従
来よりも下げる事により効率の悪さを解決する為の回路
を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。第１の制御
信号φ１と第１の制御信号φ１を入力信号とし第１節点
Ｎ１を出力節点とする第１の反転回路インバータ１１と
、第１節点Ｎ１と第２節点Ｎ２に接続された第１の容量
Ｃ１と、基板と第２節点Ｎ２との間に接続され、第２節
点Ｎ２のレベルによってゲートを制御される第１のＰ型
電界効果トランジスタＱ１と、第１の制御信号φ１と第
３節点Ｎ３との間に接続された第２の容量Ｃ２と、該第
２の節点Ｎ２と接地点との間に接続され第３の節点のレ
ベルによってゲートが制御される第２のＰ型電界効果ト
ランジスタと、第３の節点と接地点との間に接続されゲ
ートを接地した第３のＰ型電界効果トランジスタとによ
って構成される。
信号φ１と第１の制御信号φ１を入力信号とし第１節点
Ｎ１を出力節点とする第１の反転回路インバータ１１と
、第１節点Ｎ１と第２節点Ｎ２に接続された第１の容量
Ｃ１と、基板と第２節点Ｎ２との間に接続され、第２節
点Ｎ２のレベルによってゲートを制御される第１のＰ型
電界効果トランジスタＱ１と、第１の制御信号φ１と第
３節点Ｎ３との間に接続された第２の容量Ｃ２と、該第
２の節点Ｎ２と接地点との間に接続され第３の節点のレ
ベルによってゲートが制御される第２のＰ型電界効果ト
ランジスタと、第３の節点と接地点との間に接続されゲ
ートを接地した第３のＰ型電界効果トランジスタとによ
って構成される。
次に第５図のタイミングチャート、第１図の構成図によ
り動作説明を行う。時刻ｔ。において駆動信号φ１が接
地レベルから電源レベルに遷移すると駆動容Ａｃｔのカ
ップルにより接点Ｎ３の電位ｖＮ、Ｊは上昇し、トラン
ジスタＱ３の閾値電圧を超えるとトランジスタＱ３がＯ
Ｎ状態となってＶＨ２をトランジスタＱ、の閾値電圧ま
で引き落す。接点Ｎ１は反転回路により電源レベルから
接地レベルに遷移し、接点Ｎ２の電位ＶＮ２は駆動容量
ｃ１のカップルにより降下してｖＮ２≦Ｖｓｔ＋Ｂ十Ｖ
ア。１（トランジスタＱ１の閾値電圧）を超えるとトラ
ンジスタＱ１がＯＮ状態となって基板電位Ｖ、。ヨを基
板の容量Ｏ５ＴＩＢと接点Ｎ２の容量との容量分割分の
電圧ΔＶだけ基板電位を下げる。時刻ｔ１に駆動信号φ
１が電源１／ベルから接地レベルに遷移すると接点Ｎ、
の電位ｖＮ、は駆動容量Ｃ２によってＶ、３＝（ｖ、０
ランジスタＱ、の閾値電圧）−電源レベル）まで降下す
る。接点Ｎ、が反転回路により接地レベルから電源レベ
ルに遷移し接点Ｎ２の電位ＶＮｆは駆動容量Ｃ０のカッ
プルによって上昇しようとする。しかしトランジスタＱ
２がＯＮ状態にあるため接地レベルとなる。駆動信号φ
１を接地レヘルカラ電源しヘ）べＶ。Ｃレベルかう接地
レベルと遷移を続けることによって時刻ｔ８において基
板電圧は回路動作等に伴う基板へのリーク電流を無視す
ればＶｓｕＢ＝ ｌ ＶＣＣ）ランジスタＱ１の閾値
電圧１にまで到達しうる。
り動作説明を行う。時刻ｔ。において駆動信号φ１が接
地レベルから電源レベルに遷移すると駆動容Ａｃｔのカ
ップルにより接点Ｎ３の電位ｖＮ、Ｊは上昇し、トラン
ジスタＱ３の閾値電圧を超えるとトランジスタＱ３がＯ
Ｎ状態となってＶＨ２をトランジスタＱ、の閾値電圧ま
で引き落す。接点Ｎ１は反転回路により電源レベルから
接地レベルに遷移し、接点Ｎ２の電位ＶＮ２は駆動容量
ｃ１のカップルにより降下してｖＮ２≦Ｖｓｔ＋Ｂ十Ｖ
ア。１（トランジスタＱ１の閾値電圧）を超えるとトラ
ンジスタＱ１がＯＮ状態となって基板電位Ｖ、。ヨを基
板の容量Ｏ５ＴＩＢと接点Ｎ２の容量との容量分割分の
電圧ΔＶだけ基板電位を下げる。時刻ｔ１に駆動信号φ
１が電源１／ベルから接地レベルに遷移すると接点Ｎ、
の電位ｖＮ、は駆動容量Ｃ２によってＶ、３＝（ｖ、０
ランジスタＱ、の閾値電圧）−電源レベル）まで降下す
る。接点Ｎ、が反転回路により接地レベルから電源レベ
ルに遷移し接点Ｎ２の電位ＶＮｆは駆動容量Ｃ０のカッ
プルによって上昇しようとする。しかしトランジスタＱ
２がＯＮ状態にあるため接地レベルとなる。駆動信号φ
１を接地レヘルカラ電源しヘ）べＶ。Ｃレベルかう接地
レベルと遷移を続けることによって時刻ｔ８において基
板電圧は回路動作等に伴う基板へのリーク電流を無視す
ればＶｓｕＢ＝ ｌ ＶＣＣ）ランジスタＱ１の閾値
電圧１にまで到達しうる。
以上説明したように本発明は、接点Ｎ２のレベルを従来
型より下げる事により基板電位供給回路を効率よくでき
る効果がある。
型より下げる事により基板電位供給回路を効率よくでき
る効果がある。
第１図は本発明のＰ型の基板電位供給回路の構成図、第
２図は従来のＮ型の基板電位供給回路の構成図、第３図
は従来のＰ型の基板電位供給回路の構成図、第４図は従
来の基板電位供給回路のタイミングチャー） （Ｐ型Ｍ
Ｏ８）ランジスタ構成とＮ型ＭＯＳトランジスタ構成で
は動作状態は同じである為−つのタイミングチャートと
する）、第５図は本発明のＰ型の基板電位供給回路のタ
イミングチャートである。 図中のトランジスタのうち、丸印で囲んだものがＰチャ
ネル型、他はＮチャネル型を示す。 φは信号名、Ｎは節点者、Ｑは電界効果トランジスタ、
Ｉはインバータ、Ｃは容量、ｔは時刻をそれぞれ表わし
ている。 代理人 弁理士 内 原 音 第１図
２図は従来のＮ型の基板電位供給回路の構成図、第３図
は従来のＰ型の基板電位供給回路の構成図、第４図は従
来の基板電位供給回路のタイミングチャー） （Ｐ型Ｍ
Ｏ８）ランジスタ構成とＮ型ＭＯＳトランジスタ構成で
は動作状態は同じである為−つのタイミングチャートと
する）、第５図は本発明のＰ型の基板電位供給回路のタ
イミングチャートである。 図中のトランジスタのうち、丸印で囲んだものがＰチャ
ネル型、他はＮチャネル型を示す。 φは信号名、Ｎは節点者、Ｑは電界効果トランジスタ、
Ｉはインバータ、Ｃは容量、ｔは時刻をそれぞれ表わし
ている。 代理人 弁理士 内 原 音 第１図
Claims (1)
- 第１の制御信号と、該第１の制御信号を入力信号とし第
１節点を出力節点とする第１の反転回路と、該第１の節
点と第２の節点に接続された第１の容量と、基板と該第
２の節点との間に接続され、該第２の節点のレベルによ
ってゲートを制御される第１のＰ型電界効果トランジス
タと、該第１の制御信号と第３の節点との間に接続され
た第２の容量と、該第２の節点と接地点との間に接続さ
れ、該第３の節点のレベルによってゲートが制御される
第２のＰ型電界効果トランジスタと該第３の節点と接地
点との間に接続されゲートを接地した第３のＰ型電界効
果トランジスタとによって構成されることを特徴とする
基板電位供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231725A JP2674798B2 (ja) | 1988-09-14 | 1988-09-14 | 基板電位供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231725A JP2674798B2 (ja) | 1988-09-14 | 1988-09-14 | 基板電位供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279459A true JPH0279459A (ja) | 1990-03-20 |
| JP2674798B2 JP2674798B2 (ja) | 1997-11-12 |
Family
ID=16928048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231725A Expired - Fee Related JP2674798B2 (ja) | 1988-09-14 | 1988-09-14 | 基板電位供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674798B2 (ja) |
-
1988
- 1988-09-14 JP JP63231725A patent/JP2674798B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2674798B2 (ja) | 1997-11-12 |
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Legal Events
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