JPH025544A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は絶縁性基体上の半導体領域が素子分離されてな
り且つその半導体領域に低抵抗領域が設けられる半導体
装置とその製造方法に関し、特に、埋め込み層等の低抵
抗領域が半、導体領域中に形成されるような例えばバイ
ポーラ１ランジスタ等の半導体装置とその製造方法に関
する。

〔発明の概要〕

本願にかかる発明は、絶縁性基体」二で素子分離領域に
よって分離され旧つ基体領域内に低抵抗領域が設けられ
る半導体領域を有１．た半導体装置において、」−記低
抵抗領域から基体表面まで」−記素子分離領域に沿って
延在され、且つ上記半導体領域と分離するだめの絶縁膜
に被覆される配線層を設けることにより、その素子の微
細化を実現するものである。また、さらに本願にかかる
他の発明は、上記半導体装置を製造するＱこ際して、張
り合わせ技術を１１１５用する、二とにより、微細化さ
れた半導体装置を容易に製造するものである。

〔従来の技術〕

バイポー　ントランジスク等の半導体装置においては、
基板の表面より深い部う］に埋め込み層（コｊ／クタ領
域）などの低抵抗領域が設けられることがある。そして
、このような基板の深いところに設置Ｊられた低抵抗領
域には、その電気的な接続のために、基板表面との間に
所要の取り出し部が設けられる。

従来、バイポーラＩ・ランジスタのコレクタ取り出し技
術としては、フィールド酸化膜の下部に埋め込み層を延
在させ、ベース、エミッタが設けられる領域とはフィー
ル１′酸化膜によって分離されたコレクタ取り出し領域
を用いる技術がある。また、特公昭４７−２５１９１号
公報や特公昭５０−２３２７７号公報に記載されるコレ
クタ取り出し技術も知られている。特公昭４７−２５１
９１号公報に記載さｈる技術は、エピタキシャル成長時
に同時に多結晶成長核から多結晶領域を形成し、その多
結晶領域及びその周辺を高濃度不純物領域とさせてコ１
／ククの取り出しを行うものである。また、特公昭５０
−２３２７７号公報に記載される技術は、素子分離領域
の形成のための溝を利用し、その溝の側壁への不純物の
拡散から高濃度不純物ｈ１域を形成して、′：ｊトクタ
の取り出しを行・うちのである。また、マグネシアスピ
ネル等からなる素子分離領域の側部に沿った不純物拡散
領域より電極の取り出しを行う先行技術も存在し、例え
ば特開昭５６−１４６２５０号公報にその記載がある。

〔発明が解決しようとする課題〕

と、二ろが、素子の高集積化を図ろうとした場合、上述
の技術では十分な微細化が困難であり、寄生８雫Ｃ、、
’Ｆ＋寄ノ［低１１１．　ｒ　＊ｃからその高速化が妨
げられていた。

ずなわζ八ツイールド酸化膜によって分離されたコ１／
クタ取り出し領域を用いる技術では、へ−ス、エミンタ
？■域が整合技術等によって微細化されていても、分離
された別個のコレクタ取り出し領域を必要、！ニするた
め、微細化が困難で１４５す、寄生容量ＣＣ！ｌや寄生
抵抗２・６．、が増大する、また、上記各公報記粋の技
術においても、不純物の拡散等が不可欠であり、さらに
高集積化を図った場合には、微細化の妨げとなる、 そこで、本発明は上述の技術的な課８に鑑み、低抵抗領
域からの電極取り出１．を改善し、微細化を実現する半
導体装置とその製造方法を従供することを目的とする。

〔課題を解決するだめの手段〕

−Ｌ述の目的を達成するために、本発明の半導体装置は
、絶縁性基体上の互いに素子分離領域によって分離され
てなる半導体領域を有し、かつ該半導体領域の基体領域
内に低抵抗領域を有している。

その半導体装ｂｉｂこは、第１導電型の第１の不純物拡
散領域及び第２導電型の第２の不純物拡Ｗｉ、領域を互
いに隣接させて設けても良い。絶縁性基体とは、ガラス
基板、セラミック基板等の絶縁基板の他、シリコン基板
その他の半導体基板の表面に絶縁膜を形成したものでも
良い。

そして、本発明の半導体装置は、この低抵抗領域から基
体表面まで上記票子分謡領域に沿って延在される配線層
が設けられ、その配線層は」−記半導体領域と分離する
ための絶縁膜に′Ｍ′！、正される６Ｌ記記録線は、素
子分離Ｔｆｉ域乙、曽公って延在さり、るが、特（こ斜
り緑性μ体に接ｊ、Ｔ低抵抗領域を形成する場合、その
低抵抗領域と絶縁性基体の間から引き出されるものとす
ることもできる。上記第１及び第２の不純物拡散領域を
形成するものでは、低抵抗領域を第１導電型の埋め込み
層とし、配線層をその埋め込み層の電極取り出ｊ−層と
するＪ二とができる。

次に、本発明の半導体装置の製造方法は、半導体基体の
素子分離領域を形成する領域に溝部を形成し、その溝部
の少なくとも側壁に絶縁膜を形成する工程と、に配溝部
以外の半導体基体の領域内に低抵抗領域を形成する々共
１、こ、少なくとも溝部の側壁に沿って形成され且つ該
低抵ｆｉｒ領域に接続する配線層を形成する工程と、−
上記配線層が形成された溝部に矩縁層を形成する工程、
ｌ−１上記半導体基体を上記絶縁層側の面から支持体に
張り合わせる工程と、上記半導体基体を１記支持体の反
対側から研磨して上記配線層を基体表面に露出させる工
程とからなることを特徴としている。

上記絶縁膜、絶縁層の材料としては、酸化シリ′コンや
その他の絶縁材ネＳ［が挙げられる。にた、配線層の一
例としてはポリシリボン層、シリザイド層、ポリサイド
層等が挙げられる。

〔作用〕

半導体領域基体内の低抵抗領域からの電極の取り出しを
、絶縁膜と素子分離領域との間に介在する配線層を以て
行うこと番こより、素子分離領域の内（Ｍのみで電気的
な接続が可能となり、素子分離領域から外の装具１（、
こ′ｊ１／クタ取り出し領域等の取り出しのための領域
をわざわざ設けなくとも良い。

従って、素子の微細化に好適である。また、その配τ泉
層は、絶縁膜Ｑ、二被覆され、−ｎ１〉素子分Ｐ４■頁
域の絶縁層に沿って設けられるため、不純物の拡散等の
問題もなく、バイポーラトランジスタ等の素子を高集積
Ｖこ配設することが可能となる。

次に、上記半導体装置を製造する方法では、ウェハ張り
合わ（・技術を用いて支持体を半導体基体の絶縁層側に
張り合わせるが、その結果、溝が設けられた半導体基体
側が張り合わ＋ｉ後に基体の内部側になる。従って、予
め配線層を低抵抗領域と接するように形成しておくこと
、例えば表面に延在されるように配線層を設けておくこ
とで、ぞれは張り合わＭ′後に基体内部の３５域４：で
接続するような配線層１、こできることｊ、こなる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

第１の実施例 本実施例は、老子分離領域の側壁Ｑこ設置Ｊられたポリ
、／リコン層によって、コ１／ククの取り出１−７が１
−ｔわ十するＮ　Ｐ　Ｎイνのバイポーラトランジスタ
の例であ一′）。半導体領域は張り合わせ後に研磨に−
ｌミって得られ、−ヘース、エミックは自己整合グロ七
スからイ”の半導体領域に形成さイ１．る。

まｊ゛、その構造Ｑ、二ついて、第１図を参照１．ｉ　
Ａがら説明する。

本実施例の半導体装置は、シリコン基板１上に絶縁性基
体を構成するようにシリ−ノン酸化膜２が設けられてい
る。ごのシリ１ン酸化膜２は全面に形成され、張り合わ
せ技術乙こより装置が製造される場合には、そのシリコ
ン酸化膜２で張り合わセられる。

シリコン酸化膜２トには、素子分離領域３で素子分離さ
れた半導体領域４が設げら４１、ている。素子分離領域
３日１、基体ｒにＲＩＥ法等の異方性エンチング゛によ
って形成された溝部５を利用し７形成されており、略矩
形状の断面を有ｊ〜、その底部で上記シリコン酸化膜２
と一体となり、そのＬ部で基体表面６、二臨みながら半
導体領域４を取り囲んでいる。素子分離領域３（Ｊ、シ
リ１ン酸化膜により形成されるが、シリコン酸化膜内に
ポリシリコン層を充填１．た構造です）、Ｉ′Ｌ！：い
。その緊子分Ｓ；廿領域ｒ（から素子分離され６半■体
領域４（上、その底部に低抵抗領域である埋め込みｊＩ
　８が形成ｖへれている、埋め込み層１３はＮ″型の不
純物拡散領域からなる。

この埋め込み層８の下部には、−上記・シリコン酸化１
１り２との間で配線層であるポリシリ１ン層７が形成さ
れている。このため埋め込み層８ばポリシリコンＮ７と
電気的に十分に接続する。半導体領域４の側部にば、溝
部５の側壁で半導体領域４を取り囲むようにシリコン酸
化膜６が絶縁膜と１．て形成されている。このシリコン
酸化膜６と上記素子分離領域３の間には、上記埋め込み
層８の底部から引き出されたポリシリコンＮ７が介在す
る。ずなわち、ポリシリコン層７は、半導体領域４の底
部で上記埋め込み層８と接続し、そこから素子分離領域
３まで基板主面と並行な面内で引き出され、さらに素子
分離領域３の略垂直な側壁に沿って基体表面まで延在さ
れている。その略垂直な側壁に沿って延在された部分で
、ポリシリコン層７は半導体領域４との間にシリコン酸
化ｌ１１６を介しており、ポリシリコン層７は上記埋め
込み層８を除いて半導体領域４とは絶縁されている。

上記半導体領域４に６，１１、Ｐ型の不純物拡散６Ｎ域
であるベース領域つと、Ｎ型の不純物拡散領域であるエ
ミッタ領域１０が形成される。ベース領域９は、グラフ
トベース領域９ｇと真性ベース領域９１からなっている
。グラフトベ−ス領域９８は基体表面に形成されたポリ
シリコン層１１からの不純物拡散により整合的に形成さ
れ、そのポリシリコン層１１の下部で基板表面に臨んで
形成されている。真性ベース？■域９１ば、層間晩縁膜
１２に設けられた開口部を介して不純物が導入されて形
成され、上記グラフトベース領域９ｇに囲まれた領域に
形成されるやエミッタ領域１０もその開口部を介して整
合的に基板表面に臨んで形成される。なお、エミッタ領
域１０は薄いポリシリコン層１４を介してエミッタ配線
電極１５ｅに接続され、グラフトベース領域９ｇはポリ
シリコン層１１を介してヘース配線電極１５ｂに接続さ
れる。

そして、上記埋め込み層８は、素子う１離領域３の側壁
に沿って形成されたポリシリコン層７を介してコレクタ
配線電極１５ｃに接続される。

このような構造からなる本実施例の半導体装置は、埋め
込み層８からのコレクタ取り出しが、素子分離領域３の
側壁（こ沿って形成されシリコン酸化膜６に被覆された
ポリシリコン層７を介して行われている。このためコレ
クタ取り出し、のための領域を十分に小さくすることが
でき、素子の微細化を実現することができる。その寄生
容量ｃｃ、や寄生抵抗ｒｌｃも小さく抑えられる。また
、そのポリシリコンＮ７は基体内で素子分離領域３とシ
リコン酸化膜６だけから囲まれてなり、取り出１−７部
分の不純物の拡散は抑えられる。

なお、本実施例の半導体装置は、ＮＰＮ型のバイポーラ
トランジスタであるが、ＰＮＰ型でも良い。また、バイ
ポーラトランジスタに限定されず、他の素子でも良い。

第２の実施例 本実施例は、半導体装置の製造方法であって、特に張り
合わせ技術を用いた方法である。以Ｆ、本実ｍ例をその
工程に従って第２図ａ〜第２図Ｃを参照しながら説明す
る。

まず、第２図ａに示すように、半導体基体としてのシリ
コン基板２１の素子分離領域を形成する領域に溝部２２
を形成する。溝部２２はシリコン基板２１の表面から略
垂直な側壁を有するように、例えばＲＩＥ法等により形
成されるや次に、その溝部２２の側壁及び底部に絶縁膜
としてのシリコン酸化膜２３を形成する。シリコン基板
２１の表面には、シリコン酸化膜を形成しないやこれは
次に形成する低抵抗領域との接続のためである。その表
面でシリコン基板２１を露出するためには、シリコン基
板２１の表面に予めシリコン窒化膜を形成し、選択的に
酸化を行って溝部２２の内部にのみシリコン酸化膜２３
を形成したり、或いはシリコン酸化膜２３を全面に形成
した徒、溝部２２のところだけレジストを充填するよう
にして、溝部２２以外のシリコン酸化膜２３を除去する
ようにしても良い。

次に、第２図すに示すように、露出したシリコン基板２
１の表面に低抵抗領域２４を形成する。

この低抵抗領域２４は、バイポーラＩ・ランジスタの場
合、コレクタの埋め込み層として機能する。

次に、低抵抗領域２４の表面及び」−記シリコン酸化膜
２３の内側に亘ってポリシリコン層２５を形成する。こ
のポリシリコン層２５は配線層として機能する。ポリシ
リコン層２５の形成はＣＶＤ法によって行うことができ
る。なお、上記低抵抗領域２４の形成は、ポリシリコン
層２５からの拡散によって形成することもでき、必ずし
も低抵抗領域２４を先に形成しなくとも良い。

次に、第２図Ｃに示すように、シリコン酸化膜２３及び
ポリシリコン層２５が形成された溝部２２を含み全面に
、絶縁層としての／リコン酸化層２６を形成する。この
ンリコン酸化層２６は、ｉＭ部２２の内部で、素子分離
領域として機能する。

特に溝部２２の内部では、シリコン酸化層２６とシリコ
ン酸化膜２３の間に配線層としてのポリシリコン層２５
が挟まれる構造となる。また、シリコン酸化層２６は、
全面に形成されるこ々で、支持体との接着層としても機
能する。なお、絶縁層としては、シリコン酸化層２６に
限定されず、シリコン窒化層とシリコン酸化層の組合せ
からなる構造や、シリコン酸化層の内壁にポリシリコン
を充填したものであっても良い。また、低抵抗領域２４
−にのポリシリ７ン層２５ｋｌこむ、）５、必ずしもシ
リコン酸化層２６が被覆されなくとも良く、別の層や張
り合わせ時に支持体自体が位置するような構造でも良い
。

次に、別のシリコン基板３０を用意ｊ７、そのシリコン
基板３０の表面全面にシリコン酸化膜３１を形成する。

一方、」二連の微細加〕二を行ったシリコン基板２１の
シリコン酸化層２Ｇが設けられた側を上記シリコン基板
３０のシリコン酸化膜３１に張り合わせる。すると、第
２図ｄに示すように、シリコン酸化膜３１とシリコン酸
化層２６が張り合わせられる。

この張り合わせた基板２１．３０のシリコン基板２１側
から研磨を行う。第２図（・に示すように、研磨の面が
、シリコン酸化層２６Ｌこ達したところで、研磨を止め
る。すると、シリコン基板２１であった領域は、シリコ
ン酸化１ｉ２６を素子分離領域として素子分離された半
導体領域２７になる。

また、Ｊニ記シリコン酸化層２６とシリコン酸化膜２３
の間に形成されたポリシリコン層２５は、低抵抗領域２
４と接続してシリコン酸化層２Ｇに沿って基板表面まで
延在され、且つ研磨によってそれぞれ素子毎に分離され
ている。従って、ポリシリコン層２５は分離され、しか
も占有面積の十分小さな配線層として機能する。なお、
研磨を止める領域をポリシリコン層２５が露出した時と
しても良く、その場合には、ポリシリコン層２５を酸化
することで、ポリシリコン層２５自体の素子間分離が行
われることになる。以下、所要の例えばペース領域、エ
ミッタ領域や配線電極等を形成し、素子を完成する。

このような本実施例の半導体装置の製造方法においては
、ウェハ張り合わせ技術を用いて半導体領域２７が形成
されるため、その結晶性に優れ、３次元化に好適である
。また、張り合わせ技術では、一方の基板が裏返しにさ
れるが、その前に配線層となるポリシリコン層２５を形
成しておくことで、有効な電極の取り出しができる。そ
して、その配線層は素子分離領域として機能する絶縁層
に沿って形成されるため、その面積を小さくすることが
でき、高速化等に有利である。

なお、本発明の半導体装置、半導体装置の製造方法は、
上述の各実施例に限定されず、その要旨を逸脱しない範
囲での種々の変更が可能である。

〔発明の効果〕

本発明の半導体装置は、低抵抗領域から基体表面まで上
記素子分離領域に沿って延在される配線層を有”するた
め、低抵抗領域からの電極取り出ｊ７のための領域を設
りることなく、電極取り出しが可能となり、素子の微細
化や高集積化を実現することができる。

また、本発明の半導体装置の製造方法においては、張り
合わせ技術を組み合わせることで、低抵抗領域からの電
極取り出しが確実番、″行われることとなり、上述の半
導体装置を容易に製造することが実現される。

【図面の簡単な説明】

第１図は本発明の半導体装置の一例の要部断面図、第２
図ａ〜第２図Ｃは本発明の半導体装置の製造方法の一例
をその工程に従って説明するための工程断面図である。 １．２１．３０・・・シリコン暴普反 ２．６，２３．３１・・・シリコン酸化膜３・・・素子
分離領域 ４．２７・・・半導体領域 ５．２２・・・溝部 ７．２５・・・ポリシリコン層 ８・・・埋め込み府 ２４・・・低抵抗領域

Claims (3)

【特許請求の範囲】
1. （１）絶縁性基体上の互いに素子分離領域によって分離
   されてなる半導体領域を有し、かつ該半導体領域の基体
   領域内に低抵抗領域を有する半導体装置において、 上記低抵抗領域から基体表面まで上記素子分離領域に沿
   って延在され、且つ上記半導体領域と分離するための絶
   縁膜に被覆される配線層を有することを特徴とする半導
   体装置。
2. （２）第１導電型の第１の不純物拡散領域及び第２導電
   型の第２の不純物拡散領域が互いに隣接して半導体領域
   に形成され、低抵抗領域が第１導電型の埋め込み層とさ
   れ、配線層がその埋め込み層の電極取り出し層とされる
   請求項（１）記載の半導体装置。
3. （３）半導体基体の素子分離領域を形成する領域に溝部
   を形成し、その溝部の少なくとも側壁に絶縁膜を形成す
   る工程と、 上記溝部以外の半導体基体の領域に低抵抗領域を形成す
   ると共に、少なくとも溝部の側壁に沿って形成され且つ
   該低抵抗領域に接続する配線層を形成する工程と、 上記配線層が形成された溝部に絶縁層を形成する工程と
   、 上記半導体基体を上記絶縁層側から支持体に張り合わせ
   る工程と、 上記半導体基体を上記支持体の反対側から研磨して上記
   配線層を基体表面に露出させる工程とからなることを特
   徴とする半導体装置の製造方法。