JPH0249573B2 - - Google Patents
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- JPH0249573B2 JPH0249573B2 JP57221307A JP22130782A JPH0249573B2 JP H0249573 B2 JPH0249573 B2 JP H0249573B2 JP 57221307 A JP57221307 A JP 57221307A JP 22130782 A JP22130782 A JP 22130782A JP H0249573 B2 JPH0249573 B2 JP H0249573B2
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- signal
- output
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばCD（光学式コンパクトデイ
スク）方式DAD（デジタルオーデイオデイスク）
再生装置の同期クロツク再生用PLL（位相同期ル
ープ）回路等に使用して好適する位相比較器に関
する。
スク）方式DAD（デジタルオーデイオデイスク）
再生装置の同期クロツク再生用PLL（位相同期ル
ープ）回路等に使用して好適する位相比較器に関
する。
周知のように、例えば再生糸から得られる再生
パルス信号と、VCO（電圧制御発振器）から得ら
れる制御パルス信号とを位相比較し、その位相差
信号で上記VCOの発振周波数を制御することに
より、制御パルス信号の位相を再生パルス信号の
位相に合わせるようにしたPLL回路等に用いら
れる位相比較器は、従来より第１図に示すように
構成されている。すなわち、この従来の位相比較
器は、IC（集積回路）化されているもので、その
位相比較器本体１１には図示しないVCOから出
力される制御パルス信号が供給される入力端子１
２、及び図示しない再生系から出力される再生パ
ルス信号が供給される入力端子１３が設けられる
とともに、上記制御パルス信号と再生パルス信号
との位相差成分に対応した信号を出力する２つの
出力端子１４，１５が設けられている。
パルス信号と、VCO（電圧制御発振器）から得ら
れる制御パルス信号とを位相比較し、その位相差
信号で上記VCOの発振周波数を制御することに
より、制御パルス信号の位相を再生パルス信号の
位相に合わせるようにしたPLL回路等に用いら
れる位相比較器は、従来より第１図に示すように
構成されている。すなわち、この従来の位相比較
器は、IC（集積回路）化されているもので、その
位相比較器本体１１には図示しないVCOから出
力される制御パルス信号が供給される入力端子１
２、及び図示しない再生系から出力される再生パ
ルス信号が供給される入力端子１３が設けられる
とともに、上記制御パルス信号と再生パルス信号
との位相差成分に対応した信号を出力する２つの
出力端子１４，１５が設けられている。
そして、入力端子１２，１３に第２図ａ，ｂに
示すような、制御パルス信号及び再生パルス信号
がそれぞれ供給されたとすると、まず、制御パル
ス信号の位相が再生パルス信号の位相よりも遅れ
ている場合、位相比較器本体１１はその出力端子
１４から第２図ｃに示すように再生パルス信号に
対する制御パルス信号の位相遅れ分に対応したＬ
（ロー）レベルの周波数上昇用パルス信号を発
生し、前記VCOの発振周波数が高くなるように
制御する。また、制御パルス信号の位相が再生パ
ルス信号の位相よりも進んでいる場合、位相比較
器本体１１は、その出力端子１５から第２図ｄに
示すように再生パルス信号に対する制御パルス信
号の位相進み分に対応したＨ（ハイ）レベルの周
波数下降用パルス信号Ｄを発生し、前記VCOの
発振周波数が低くなるように制御し、ここに制御
パルス信号と再生パルス信号との位相合わせが行
なわれるものである。
示すような、制御パルス信号及び再生パルス信号
がそれぞれ供給されたとすると、まず、制御パル
ス信号の位相が再生パルス信号の位相よりも遅れ
ている場合、位相比較器本体１１はその出力端子
１４から第２図ｃに示すように再生パルス信号に
対する制御パルス信号の位相遅れ分に対応したＬ
（ロー）レベルの周波数上昇用パルス信号を発
生し、前記VCOの発振周波数が高くなるように
制御する。また、制御パルス信号の位相が再生パ
ルス信号の位相よりも進んでいる場合、位相比較
器本体１１は、その出力端子１５から第２図ｄに
示すように再生パルス信号に対する制御パルス信
号の位相進み分に対応したＨ（ハイ）レベルの周
波数下降用パルス信号Ｄを発生し、前記VCOの
発振周波数が低くなるように制御し、ここに制御
パルス信号と再生パルス信号との位相合わせが行
なわれるものである。
しかしながら、上記のような従来の位相比較器
では、制御パルス信号の周期と再生パルス信号の
周期とが略等しい場合には、出力端子１４，１５
から発生される周波数上昇及び下降用パルス信号
Ｕ，Ｄは位相差分に対応した信号となり、PLL
回路の位相合わせに供せられる意味のあるものと
なるが、例えば制御パルス信号の周期に比して再
生パルス信号の周期が不規則であるような場合に
は、出力端子１４，１５から発生される周波数上
昇及び下降用パルス信号，Ｄは位相差分に対応
せず、PLL回路の位相合わせに供せられない無
意味なものとなるという問題がある。
では、制御パルス信号の周期と再生パルス信号の
周期とが略等しい場合には、出力端子１４，１５
から発生される周波数上昇及び下降用パルス信号
Ｕ，Ｄは位相差分に対応した信号となり、PLL
回路の位相合わせに供せられる意味のあるものと
なるが、例えば制御パルス信号の周期に比して再
生パルス信号の周期が不規則であるような場合に
は、出力端子１４，１５から発生される周波数上
昇及び下降用パルス信号，Ｄは位相差分に対応
せず、PLL回路の位相合わせに供せられない無
意味なものとなるという問題がある。
この点に関し、近時、音響機器の分野では、可
及的に高忠実度再生化を図るために、PCM（パル
スコードモジユレーシヨン）技術を利用したデジ
タル記録再生方式を採用しつつある。つまり、こ
れはデジタルオーデイオ化と称されているもの
で、オーデイオ特性が記録媒体の特性に依存する
ことなく、在在来のアナログ記録再生方式による
ものに比して格段に優れたものとすることが原理
的に確立されているからである。この場合、記録
媒体としてデイスク（円盤）を対象とするもの
は、DADシステムと称されており、その記録再
生方式としても光学式、静電式及び機械的といつ
たものが提案されている。すなわち、これは光学
式のものを例にとつてみると、直径12〔cm〕、厚さ
1.2〔mm〕の透明樹脂円盤に、所定のEFM（Eight
to Fourteen Modulation）変調及びインターリ
ーブを伴なつた形態の再生すべきオーデイオ信号
のPCM化されたデジタル化データに対応したピ
ツト（反射率の異なる凹凸）を形成する金属薄膜
を被着してなるデイスクを、CLV（線速度一定）
方式により約500〜200〔r.p.m〕の可変回転速度で
回転駆動せしめ、それを半導体レーザ及び光電変
換素子を内蔵した光学式ピツクアツプで内周側か
ら外周側に向けてリニアトラツキング式に再生せ
しめるものである。
及的に高忠実度再生化を図るために、PCM（パル
スコードモジユレーシヨン）技術を利用したデジ
タル記録再生方式を採用しつつある。つまり、こ
れはデジタルオーデイオ化と称されているもの
で、オーデイオ特性が記録媒体の特性に依存する
ことなく、在在来のアナログ記録再生方式による
ものに比して格段に優れたものとすることが原理
的に確立されているからである。この場合、記録
媒体としてデイスク（円盤）を対象とするもの
は、DADシステムと称されており、その記録再
生方式としても光学式、静電式及び機械的といつ
たものが提案されている。すなわち、これは光学
式のものを例にとつてみると、直径12〔cm〕、厚さ
1.2〔mm〕の透明樹脂円盤に、所定のEFM（Eight
to Fourteen Modulation）変調及びインターリ
ーブを伴なつた形態の再生すべきオーデイオ信号
のPCM化されたデジタル化データに対応したピ
ツト（反射率の異なる凹凸）を形成する金属薄膜
を被着してなるデイスクを、CLV（線速度一定）
方式により約500〜200〔r.p.m〕の可変回転速度で
回転駆動せしめ、それを半導体レーザ及び光電変
換素子を内蔵した光学式ピツクアツプで内周側か
ら外周側に向けてリニアトラツキング式に再生せ
しめるものである。
ところで、このとき、光学式ピツクアツプから
得られたデジタル化データを元のオーデイオ信号
に変換するために、PLL回路を用いて上記デジ
タル化データからそれに同期した同期クロツク信
号を再生するようにしている。この場合、上記
PLL回路の位相比較器としては、該PLL回路の
VCOから出力される制御パルス信号（同期クロ
ツク信号となる）と、上記デジタル化データとを
位相比較して、VCOから得られる制御パルス信
号の位相をデジタル化データの位相に合わせるの
に供されるものである。ところが、上記デジタル
化データはEFM変調されているので、周知のよ
うに、その極性反転間隔は上記制御パルス信号の
１周期分を１ビツトとすると、最小３ビツトから
最大11ビツトまで変化するので、上記制御パルス
信号の周期に比して非常に不規則な周期を有して
いることになり、このようなPLL回路には上記
第１図に示したような位相比較器は使用できない
ものである。
得られたデジタル化データを元のオーデイオ信号
に変換するために、PLL回路を用いて上記デジ
タル化データからそれに同期した同期クロツク信
号を再生するようにしている。この場合、上記
PLL回路の位相比較器としては、該PLL回路の
VCOから出力される制御パルス信号（同期クロ
ツク信号となる）と、上記デジタル化データとを
位相比較して、VCOから得られる制御パルス信
号の位相をデジタル化データの位相に合わせるの
に供されるものである。ところが、上記デジタル
化データはEFM変調されているので、周知のよ
うに、その極性反転間隔は上記制御パルス信号の
１周期分を１ビツトとすると、最小３ビツトから
最大11ビツトまで変化するので、上記制御パルス
信号の周期に比して非常に不規則な周期を有して
いることになり、このようなPLL回路には上記
第１図に示したような位相比較器は使用できない
ものである。
この発明は上記事情を考慮してなされたもの
で、簡易な構成で、周期の不規則なパルス信号に
対して正確な位相差分に対応した信号を出力する
ことができ、例えばCD方式DAD再生装置の同期
クロツク再生用PLL回路等に使用して好適する
極めて良好な位相比較器を提供することを目的と
する。
で、簡易な構成で、周期の不規則なパルス信号に
対して正確な位相差分に対応した信号を出力する
ことができ、例えばCD方式DAD再生装置の同期
クロツク再生用PLL回路等に使用して好適する
極めて良好な位相比較器を提供することを目的と
する。
すなわち、この発明に係る位相比較器は、第１
の入力パルス信号と第２の入力パルス信号とを位
相比較し該第１及び第２の入力パルス信号の位相
差に対応した出力を発生するものを対象としてい
る。
の入力パルス信号と第２の入力パルス信号とを位
相比較し該第１及び第２の入力パルス信号の位相
差に対応した出力を発生するものを対象としてい
る。
そして、第１の入力パルス信号を第２の入力パ
ルス信号の発生時にラツチする第１のラツチ手段
と、 この第１のラツチ手段の出力パルス信号を第２
の入力パルス信号の発生時にラツチすることによ
り、第１のラツチ手段の出力パルス信号を第２の
入力パルス信号の１周期分遅延させた信号を発生
する第２のラツチ手段と、 この第２のラツチ手段の出力パルス信号と第１
の入力パルス信号とを論理演算することにより第
１の入力パルス信号の極性反転時に同期して発生
され、第２のラツチ手段の出力パルス信号の極性
反転時に同期して発生停止される信号を発生する
第１の演算手段と、 この第１の演算手段の出力パルス信号を第２の
入力パルス信号の発生停止時にラツチすることに
より、第１の演算手段の出力パルス信号が極性反
転された後最初の第２の入力パルス信号の発生停
止時に同期して極性反転する信号を発生する第３
のラツチ手段と、 この第３のラツチ手段の出力パルス信号と第１
の演算手段の出力パルス信号とを論理演算するこ
とにより、第１の入力パルス信号の極性反転時に
同期して発生され、該発生された状態で第２の入
力パルス信号に同期して発生停止される第１の出
力パルス信号を出力する第２の演算手段と、 第３のラツチ手段の出力パルス信号を第２の入
力パルス信号の発生時にラツチすることにより、
第３のラツチ手段の出力パルス信号を入力パルス
信号の半周期分遅延させた信号を発生する第４の
ラツチ手段と、 この第４のラツチ手段の出力パルス信号と第３
のラツチ手段の出力パルス信号とを論理演算する
ことにより、第２の演算手段の第１の出力パルス
信号の発生停止時に同期して発生され、該発生さ
れた状態で第２の入力パルス信号に同期して発生
停止される第２の出力パルス信号を出力する第３
の演算手段とを備え、 第１及び第２の出力パルス信号の発生期間の差
分を第１及び第２の入力パルス信号の位相差出力
となすように構成したものである。
ルス信号の発生時にラツチする第１のラツチ手段
と、 この第１のラツチ手段の出力パルス信号を第２
の入力パルス信号の発生時にラツチすることによ
り、第１のラツチ手段の出力パルス信号を第２の
入力パルス信号の１周期分遅延させた信号を発生
する第２のラツチ手段と、 この第２のラツチ手段の出力パルス信号と第１
の入力パルス信号とを論理演算することにより第
１の入力パルス信号の極性反転時に同期して発生
され、第２のラツチ手段の出力パルス信号の極性
反転時に同期して発生停止される信号を発生する
第１の演算手段と、 この第１の演算手段の出力パルス信号を第２の
入力パルス信号の発生停止時にラツチすることに
より、第１の演算手段の出力パルス信号が極性反
転された後最初の第２の入力パルス信号の発生停
止時に同期して極性反転する信号を発生する第３
のラツチ手段と、 この第３のラツチ手段の出力パルス信号と第１
の演算手段の出力パルス信号とを論理演算するこ
とにより、第１の入力パルス信号の極性反転時に
同期して発生され、該発生された状態で第２の入
力パルス信号に同期して発生停止される第１の出
力パルス信号を出力する第２の演算手段と、 第３のラツチ手段の出力パルス信号を第２の入
力パルス信号の発生時にラツチすることにより、
第３のラツチ手段の出力パルス信号を入力パルス
信号の半周期分遅延させた信号を発生する第４の
ラツチ手段と、 この第４のラツチ手段の出力パルス信号と第３
のラツチ手段の出力パルス信号とを論理演算する
ことにより、第２の演算手段の第１の出力パルス
信号の発生停止時に同期して発生され、該発生さ
れた状態で第２の入力パルス信号に同期して発生
停止される第２の出力パルス信号を出力する第３
の演算手段とを備え、 第１及び第２の出力パルス信号の発生期間の差
分を第１及び第２の入力パルス信号の位相差出力
となすように構成したものである。
以下、この発明をCD方式DAD再生装置の同期
クロツク再生用PLL回路に適用した場合の一実
施例について、図面を参照して詳細に説明する。
第３図において、１６は入力端子で、前記光学式
ピツクアツプから得られるEFM変調の施された
デジタル化データ（以下EFM信号という）が供
給されるものである。この入力端子１６は、Ｄタ
イプフリツプフロツプ回路（以下DFF回路とい
う）１７の入力端Ｄに接続されるとともに、排他
的論理和回路（以下EXオア回路という）１８の
入力一端に接続されている。そして、上記DFF
回路１７の出力端Ｑは、他のDFF回路１９の入
力端Ｄに接続され、このDFF回路１９の出力端
Ｑは上記EXオア回路１８の入力他端に接続され
ている。また、上記DFF回路１７，１９の各ク
ロツク入力端Ｃは、共に図示しないVCOから出
力される制御パルス信号（同期クロツク信号とな
る）が供給される入力端子２０に接続されてい
る。
クロツク再生用PLL回路に適用した場合の一実
施例について、図面を参照して詳細に説明する。
第３図において、１６は入力端子で、前記光学式
ピツクアツプから得られるEFM変調の施された
デジタル化データ（以下EFM信号という）が供
給されるものである。この入力端子１６は、Ｄタ
イプフリツプフロツプ回路（以下DFF回路とい
う）１７の入力端Ｄに接続されるとともに、排他
的論理和回路（以下EXオア回路という）１８の
入力一端に接続されている。そして、上記DFF
回路１７の出力端Ｑは、他のDFF回路１９の入
力端Ｄに接続され、このDFF回路１９の出力端
Ｑは上記EXオア回路１８の入力他端に接続され
ている。また、上記DFF回路１７，１９の各ク
ロツク入力端Ｃは、共に図示しないVCOから出
力される制御パルス信号（同期クロツク信号とな
る）が供給される入力端子２０に接続されてい
る。
ここで、上記EXオア回路１８の出力端は、
DFF回路２１の入力端Ｄの接続されるとともに、
ナンド回路２２の入力一端に接続されている。ま
た、上記DFF回路２１の出力端Ｑは、他のDFF
回路２３の入力端Ｄに接続されるとともに、アン
ド回路２４の入力一端に接続されている。さら
に、上記DFF回路２１の反転出力端は、上記
ナンド回路２２の入力他端に接続されている。ま
た、上記DFF回路２１のクロツク入力端Ｃは、
ノツト回路２５を逆方向に介して、上記入力端子
２０に接続されている。さらに、上記DFF回路
２３は、その反転入力端が上記アンド回路２４
の入力他端に接続され、そのクロツク入力端Ｃが
上記入力端子２０に接続されている。そして、上
記ナンド回路２２及びアンド回路２４の各出力端
は、それぞれ出力端子２６，２７を介して、図示
しないチヤージポンプ回路、ループフイルタ回路
やVCO等に接続されている。
DFF回路２１の入力端Ｄの接続されるとともに、
ナンド回路２２の入力一端に接続されている。ま
た、上記DFF回路２１の出力端Ｑは、他のDFF
回路２３の入力端Ｄに接続されるとともに、アン
ド回路２４の入力一端に接続されている。さら
に、上記DFF回路２１の反転出力端は、上記
ナンド回路２２の入力他端に接続されている。ま
た、上記DFF回路２１のクロツク入力端Ｃは、
ノツト回路２５を逆方向に介して、上記入力端子
２０に接続されている。さらに、上記DFF回路
２３は、その反転入力端が上記アンド回路２４
の入力他端に接続され、そのクロツク入力端Ｃが
上記入力端子２０に接続されている。そして、上
記ナンド回路２２及びアンド回路２４の各出力端
は、それぞれ出力端子２６，２７を介して、図示
しないチヤージポンプ回路、ループフイルタ回路
やVCO等に接続されている。
上記のような構成による位相比較器において、
以下第４図ａ乃至ｉに示すタイミング図を参照し
て、その動作を説明する。まず、入力端子１６，
２０に第４図ａ，ｂに示すEFM信号及び制御パ
ルス信号がそれぞれ供給されると、DFF回路１
７の出力端Ｑからは、制御パルス信号の立上りで
EFM信号をラツチした第４図ｃに示す信号が出
力される。すると、DFF回路１９の出力端Ｑか
らは、第４図ｃに示す信号を制御パルス信号の一
周期分遅延させた第４図ｄに示す信号が出力され
る。このため、EXオア回路１８の出力端からは、
第４図ａ，ｂに示す信号の排他的論理和をとつた
第４図ｅに示す信号が出力される。すなわち、こ
の第４図ｅに示す信号は、EFM信号（第４図ａ
参照）の極性反転時に同期して立上り、第４図ｄ
に示す信号の極性反転時に同期して立下るように
なるものである。
以下第４図ａ乃至ｉに示すタイミング図を参照し
て、その動作を説明する。まず、入力端子１６，
２０に第４図ａ，ｂに示すEFM信号及び制御パ
ルス信号がそれぞれ供給されると、DFF回路１
７の出力端Ｑからは、制御パルス信号の立上りで
EFM信号をラツチした第４図ｃに示す信号が出
力される。すると、DFF回路１９の出力端Ｑか
らは、第４図ｃに示す信号を制御パルス信号の一
周期分遅延させた第４図ｄに示す信号が出力され
る。このため、EXオア回路１８の出力端からは、
第４図ａ，ｂに示す信号の排他的論理和をとつた
第４図ｅに示す信号が出力される。すなわち、こ
の第４図ｅに示す信号は、EFM信号（第４図ａ
参照）の極性反転時に同期して立上り、第４図ｄ
に示す信号の極性反転時に同期して立下るように
なるものである。
また、上記EXオア回路１８から第４図ｅに示
す信号が出力されることにより、DFF回路２１
の出力端Ｑからは、第４図ｅに示す信号を制御パ
ルス信号（第４図ｂ参照）の立下りでラツチし
た、つまり第４図ｅに示す信号が極性反転された
後、最初に発生する制御パルス信号の立下りに同
期して極性反転する第４図ｆに示す信号が出力さ
れる。このとき、DFF回路２１の反転出力端
からは、第４図ｆに示す信号を極性反転した信号
が出力されており、この極性反転信号とEXオア
回路１８の出力信号（第４図ｅ参照）とがナンド
回路２２に供給されることにより、結局出力端子
２６には第４図ｇに示す信号が出力される。この
第４図ｇに示す信号は、その立下りがEFM信号
（第４図ａ参照）の極性反転時に同期し、その立
上りがEFM信号の極性反転後最初に発生される
制御パルス信号（第４図ｂ参照）の立下りに同期
するものである。
す信号が出力されることにより、DFF回路２１
の出力端Ｑからは、第４図ｅに示す信号を制御パ
ルス信号（第４図ｂ参照）の立下りでラツチし
た、つまり第４図ｅに示す信号が極性反転された
後、最初に発生する制御パルス信号の立下りに同
期して極性反転する第４図ｆに示す信号が出力さ
れる。このとき、DFF回路２１の反転出力端
からは、第４図ｆに示す信号を極性反転した信号
が出力されており、この極性反転信号とEXオア
回路１８の出力信号（第４図ｅ参照）とがナンド
回路２２に供給されることにより、結局出力端子
２６には第４図ｇに示す信号が出力される。この
第４図ｇに示す信号は、その立下りがEFM信号
（第４図ａ参照）の極性反転時に同期し、その立
上りがEFM信号の極性反転後最初に発生される
制御パルス信号（第４図ｂ参照）の立下りに同期
するものである。
一方、上記第４図ｆに示す信号が供給されるこ
とにより、DFF回路２３の反転出力端からは、
第４図ｆに示す信号を制御パルス信号（第４図ｂ
参照）の立上りでラツチした信号を極性反転した
信号、つまり第４図ｆに示す信号を制御パルス信
号の1/2周期遅延させた信号を極性反転した第４
図ｈに示す信号が出力される。そして、この第４
図ｈに示す信号と第４図ｆに示す信号とがアンド
回路２４に供給されることにより、結局出力端子
２７には第４図ｉに示す信号が出力される。この
第４図ｉに示す信号は、その立上りが第４図ｇに
示す信号の立上りに同期し、その立下りが第４図
ｇに示す信号の立上り後、最初に発生される制御
パルス信号（第４図ｂ参照）の立上り、つまり第
４図ｇに示す信号の立下り後制御パルス信号を1/
２周期遅延させた時点に同期するものである。
とにより、DFF回路２３の反転出力端からは、
第４図ｆに示す信号を制御パルス信号（第４図ｂ
参照）の立上りでラツチした信号を極性反転した
信号、つまり第４図ｆに示す信号を制御パルス信
号の1/2周期遅延させた信号を極性反転した第４
図ｈに示す信号が出力される。そして、この第４
図ｈに示す信号と第４図ｆに示す信号とがアンド
回路２４に供給されることにより、結局出力端子
２７には第４図ｉに示す信号が出力される。この
第４図ｉに示す信号は、その立上りが第４図ｇに
示す信号の立上りに同期し、その立下りが第４図
ｇに示す信号の立上り後、最初に発生される制御
パルス信号（第４図ｂ参照）の立上り、つまり第
４図ｇに示す信号の立下り後制御パルス信号を1/
２周期遅延させた時点に同期するものである。
ここで、出力端子２６，２７からそれぞれ出力
される第４図ｇ，ｉに示す信号について説明す
る。すなわち、第４図ｇに示す信号は、EFM信
号の極性反転時に同期して立下り、その後最初に
発生される制御パルス信号の立下りに同期して立
上るものであり、第４図ｉに示す信号は、第４図
ｇに示す信号の立上りに同期して立上り、その後
最初に発生される制御パルス信号の立上り同期し
て立下るものである。このため、第４図ｇ，ｉに
示す信号のパルス幅の差分を考えると、この差分
は取りも直さず、EFM信号と制御パルス信号と
の位相差分に対応することがわかる。しかも、第
４図ｇに示す信号がＬレベルになり、その後つづ
いて第４図ｉに示す信号がＨレベルになるのは、
EFM信号の極性反転時にのみ行なわれる。換言
すれば、EFM信号の極性反転時にのみ上記位相
差分が発生されることになるものである。
される第４図ｇ，ｉに示す信号について説明す
る。すなわち、第４図ｇに示す信号は、EFM信
号の極性反転時に同期して立下り、その後最初に
発生される制御パルス信号の立下りに同期して立
上るものであり、第４図ｉに示す信号は、第４図
ｇに示す信号の立上りに同期して立上り、その後
最初に発生される制御パルス信号の立上り同期し
て立下るものである。このため、第４図ｇ，ｉに
示す信号のパルス幅の差分を考えると、この差分
は取りも直さず、EFM信号と制御パルス信号と
の位相差分に対応することがわかる。しかも、第
４図ｇに示す信号がＬレベルになり、その後つづ
いて第４図ｉに示す信号がＨレベルになるのは、
EFM信号の極性反転時にのみ行なわれる。換言
すれば、EFM信号の極性反転時にのみ上記位相
差分が発生されることになるものである。
このため、第４図ｇ，ｉに示す信号を、それぞ
れ前記VCOの周波数上昇及び下降用パルス信号
Ｕ，Ｄとして使用することにより、制御パルス信
号の位相を、該制御パルス信号の周期よりも不規
則な周期を有する、つまり制御パルス信号の整数
倍の周期を有するEFM信号の位相に合わせ込む
ことができ、安定な同期クロツク再生を行なうこ
とができるものである。
れ前記VCOの周波数上昇及び下降用パルス信号
Ｕ，Ｄとして使用することにより、制御パルス信
号の位相を、該制御パルス信号の周期よりも不規
則な周期を有する、つまり制御パルス信号の整数
倍の周期を有するEFM信号の位相に合わせ込む
ことができ、安定な同期クロツク再生を行なうこ
とができるものである。
したがつて、上記実施例のような位相比較器に
よれば、制御パルス信号と、該制御パルス信号の
周期よりも不規則な周期を有するEFM信号とを
位相比較して、両信号の正確な位相差分に対応し
た信号を出力することができる。
よれば、制御パルス信号と、該制御パルス信号の
周期よりも不規則な周期を有するEFM信号とを
位相比較して、両信号の正確な位相差分に対応し
た信号を出力することができる。
なお、この発明は上記実施例に限定されるもの
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。
ではなく、この外その要旨を逸脱しない範囲で
種々変形して実施することができる。
したがつて、以上詳述したようにこの発明によ
れば、簡易な構成で、周期の不規則なパルス信号
に対して正確な位相差分に対応した信号を出力す
ることができ、例えばCD方式DAD再生装置の同
期クロツク再生用PLL回路等に使用して好適す
る極めて良好な位相比較器を提供することができ
る。
れば、簡易な構成で、周期の不規則なパルス信号
に対して正確な位相差分に対応した信号を出力す
ることができ、例えばCD方式DAD再生装置の同
期クロツク再生用PLL回路等に使用して好適す
る極めて良好な位相比較器を提供することができ
る。
第１図及び第２図ａ乃至ｄはそれぞれ従来の位
相比較器を説明するためのブロツク構成図及びタ
イミング図、第３図及び第４図ａ乃至ｉはそれぞ
れこの発明に係る位相比較器の一実施例を示すブ
ロツク回路構成図及びその各部のタイミング図で
ある。 １１……位相比較器本体、１２，１３……入力
端子、１４，１５……出力端子、１６……入力端
子、１７……DFF回路、１８……EXオア回路、
１９……DFF回路、２０……入力端子、２１…
…DFF回路、２２……ナンド回路、２３……
DFF回路、２４……アンド回路、２５……ノツ
ト回路、２６，２７……出力端子。
相比較器を説明するためのブロツク構成図及びタ
イミング図、第３図及び第４図ａ乃至ｉはそれぞ
れこの発明に係る位相比較器の一実施例を示すブ
ロツク回路構成図及びその各部のタイミング図で
ある。 １１……位相比較器本体、１２，１３……入力
端子、１４，１５……出力端子、１６……入力端
子、１７……DFF回路、１８……EXオア回路、
１９……DFF回路、２０……入力端子、２１…
…DFF回路、２２……ナンド回路、２３……
DFF回路、２４……アンド回路、２５……ノツ
ト回路、２６，２７……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力パルス信号と第２の入力パルス信
号とを位相比較し該第１及び第２の入力パルス信
号の位相差に対応した出力を発生する位相比較器
において、 前記第１の入力パルス信号を前記第２の入力パ
ルス信号の発生時にラツチする第１のラツチ手段
と、 この第１のラツチ手段の出力パルス信号を前記
第２の入力パルス信号の発生時にラツチすること
により、前記第１のラツチ手段の出力パルス信号
を前記第２の入力パルス信号の１周期分遅延させ
た信号を発生する第２のラツチ手段と、 この第２のラツチ手段の出力パルス信号と前記
第１の入力パルス信号とを論理演算することによ
り、前記第１の入力パルス信号の極性反転時に同
期して発生され、前記第２のラツチ手段の出力パ
ルス信号の極性反転時に同期して発生停止される
信号を発生する第１の演算手段と、 この第１の演算手段の出力パルス信号を前記第
２の入力パルス信号の発生停止時にラツチするこ
とにより、前記第１の演算手段の出力パルス信号
が極性反転された後最初の前記第２の入力パルス
信号の発生停止時に同期して極性反転する信号を
発生する第３のラツチ手段と、 この第３のラツチ手段の出力パルス信号と前記
第１の演算手段の出力パルス信号とを論理演算す
ることにより、前記第１の入力パルス信号の極性
反転時に同期して発生され、該発生された状態で
前記第２の入力パルス信号に同期して発生停止さ
れる第１の出力パルス信号を出力する第２の演算
手段と、 前記第３のラツチ手段の出力パルス信号を前記
第２の入力パルス信号の発生時にラツチすること
により、前記第３のラツチ手段の出力パルス信号
を前記入力パルス信号の半周期分遅延させた信号
を発生する第４のラツチ手段と、 この第４のラツチ手段の出力パルス信号と前記
第３のラツチ手段の出力パルス信号とを論理演算
することにより、前記第２の演算手段の第１の出
力パルス信号の発生停止時に同期して発生され、
該発生された状態で前記第２の入力パルス信号に
同期して発生停止される第２の出力パルス信号を
出力する第３の演算手段とを具備し、 前記第１及び第２の出力パルス信号の発生期間
の差分を前記第１及び第２の入力パルス信号の位
相差出力となすように構成してなることを特徴と
する位相比較器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221307A JPS59111415A (ja) | 1982-12-17 | 1982-12-17 | 位相比較器 |
| US06/563,259 US4580100A (en) | 1982-12-17 | 1983-12-19 | Phase locked loop clock recovery circuit for data reproducing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57221307A JPS59111415A (ja) | 1982-12-17 | 1982-12-17 | 位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59111415A JPS59111415A (ja) | 1984-06-27 |
| JPH0249573B2 true JPH0249573B2 (ja) | 1990-10-30 |
Family
ID=16764738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57221307A Granted JPS59111415A (ja) | 1982-12-17 | 1982-12-17 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2799706B2 (ja) * | 1987-03-13 | 1998-09-21 | パイオニア株式会社 | 位相比較回路 |
| JP2521658Y2 (ja) * | 1989-04-28 | 1996-12-25 | 株式会社ケンウッド | 位相比較回路 |
| DE69929016D1 (de) | 1998-10-07 | 2006-01-26 | Fujitsu Ltd | Phasenkomparatorschaltung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175318A (ja) * | 1982-04-07 | 1983-10-14 | Mitsubishi Electric Corp | 位相比較器 |
-
1982
- 1982-12-17 JP JP57221307A patent/JPS59111415A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58175318A (ja) * | 1982-04-07 | 1983-10-14 | Mitsubishi Electric Corp | 位相比較器 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008236567A (ja) * | 2007-03-23 | 2008-10-02 | Nippon Telegr & Teleph Corp <Ntt> | デューティ検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59111415A (ja) | 1984-06-27 |
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