JPH0238970B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、回線制御装置に於けるDMA（ダイ
レクト・メモリ・アクセス）によるデータのブロ
ツク転送を、誤動作が生じないように制御する
DMA送信転送制御方式に関するものである。

従来の技術 DMAコントローラにより、メモリを直接アク
セスしてデータの転送制御を行わせることは周知
であり、プログラム転送に比較して高速でデータ
を転送することが可能であるから、各種のデータ
処理装置に採用されている。又回線制御装置に於
いても、DMAコントローラを設けて、トランス
ミツタ・レシーバとメモリとの間でデータ転送を
行わせることが採用されている。

DMAコントローラは、転送バイト数、メモリ
を直接アクセスする為の先頭アドレス、サイク
ル・スチール・モードやバースト・モード等の転
送モード、データチエイン等が指定されるもので
あり、先頭アドレスは１バイト転送毎に更新さ
れ、又転送バイト数は１バイト転送毎に−１さ
れ、セツトされたバイト数が０となると、１ブロ
ツクの転送終了の通知を出すことになる。

発明が解決しようとする問題点 回線制御装置に於いて、DMAによりデータの
ブロツク転送を行う場合、データチエイン機能に
より、順次ブロツク転送を継続していくことがで
きるものである。しかし、ラストブロツクのデー
タの送信終了直後に、プログラムでDMAコント
ローラのデータチエイン動作を停止させても、既
に数ステツプ経過するので、その間に数バイトの
データがデータチエイン動作によつて送出される
欠点があつた。本発明はこのような欠点を除去す
ることを目的とするものである。

問題点を解決するための手段 本発明は、回線とデータの送受信を行うトラン
スミツタ・レシーバと、該トランスミツタ・レシ
ーバとメモリとの間のデータ転送を制御する
DMAコントローラとを備えた回線制御装置に於
いて、データのブロツク転送を制御するブロツク
制御回路、該ブロツク制御回路にセツトクロツク
信号を供給するセツトクロツク制御回路とを設
け、前記ブロツク制御回路はラストブロツク指定
がセツトされ、前記セツトクロツク制御回路から
所定回数のブロツク制御信号を受信した後、前記
トランスミツタ・レシーバからの送信要求があつ
ても、前記DMAコントローラから前記トランス
ミツタ・レシーバへの送信可能信号の送出を阻止
させるものであり、ラストブロツクのデータの送
信終了により、データの送信が直ちに停止される
ので、誤つてデータが回線に送信されるようなこ
とはなくなる。

実施例 第１図は、本発明の実施例の要部ブロツク図で
あり、１はDMAコントローラ（DMAC）、２は
トランスミツタ・レシーバ（TR）、３はブロツ
ク制御回路（BLK）、４はセツトクロツク制御回
路（SCC）、５はメモリ（MEM）、６はマイクロ
プロセツサ（MPU）、７は共通バス、８はデータ
の送受信を行う回線、９〜１４は信号線、φはシ
ステムクロツク信号である。トランスミツタ・レ
シーバ２は信号線９を介してブロツク制御回路３
に送信要求信号を送出し、ブロツク制御回路３は
それにより信号線１３を介して起動要求信号を
DMAコントローラ１に送出する。

この起動要求信号を受信したDMAコントロー
ラ１は信号線１０を介してトランスミツタ・レシ
ーバ２に送信可信号を送出する。トランスミツ
タ・レシーバ２は送信可信号により回線８にデー
タを送出する。又DMAコントローラ１では、１
ブロツクのデータの転送終了を、バイトカウンタ
レジスタの内容が０になつたことにより識別し
て、信号線１１を介してセツトクロツク制御回路
４にブロツク転送完了信号を加える。

ブロツク転送完了信号を受信したセツトクロツ
ク制御回路４は、システムクロツク信号φとのタ
イミングをとつて、ブロツク制御回路３に信号線
１２を介してブロツク制御信号を加える。ブロツ
ク制御回路３は、ラストブロツク指定が共通バス
７の複数ビツトのうちの１ビツト分に接続された
信号線１４を介してセツトされてから、所定回数
例えば２回ブロツク制御信号を受信すると、トラ
ンスミツタ・レシーバ２から送信要求信号を受信
しても、DMAコントローラ１に起動要求信号を
送出しないようにするものである。それにより、
DMAコントローラ１はトランスミツタ・レシー
バ２に送信可信号を送出しないので、トランスミ
ツタ・レシーバ２はデータを回線に送出しないこ
とになる。

なお、ラストブロツク指定のタイミングは、第
５図のシーケンス説明図に示すように、ブロツク
転送完了信号SDENDが発生したことをマイク
ロプロセツサ６が確認してから（マイクロプロセ
ツサ６内にブロツク転送完了信号SDENDの状況
を監視するレジスタを有し、このレジスタの内容
により確認してから）、ラストブロツクの先頭ア
ドレス，バイト数をデータチエインチヤネルに設
定する時のタイミングとするものである。又第５
図に於いて、SDENDは、（ラスト）−１のブロ
ツクDMA転送の完了により発生するブロツク転
送完了信号、SDENDは、ラストブロツク
DMA転送の完了により発生するブロツク転送完
了信号である。

ラストブロツク指定がセツトされていない場合
は、ブロツク制御回路３はトランスミツタ・レシ
ーバ２からの送信要求信号を受信するとDMAコ
ントローラ１へ起動要求信号を送出し、又ラスト
ブロツク指定がセツトされている場合でも、ブロ
ツク制御信号を所定回数受信するまでは、送信要
求信号に対応して起動要求信号をDMAコントロ
ーラ１へ送出するから、DMAコントローラ１か
らトランスミツタ・レシーバ２へ送信可信号が送
出される。

第２図は、本発明の実施例のブロツク制御回路
３の要部ブロツク図であり、FF１〜FF３はフリ
ツプフロツプ、Ｇ１はアンド回路である。又第３
図は動作説明図であり、(a)はフリツプフロツプ
FF２，FF３のクロツク端子Ｃにセツトクロツク
制御回路４から加えるブロツク制御信号ａ、(b)は
システムクロツク信号φ、(c)はシステムクロツク
信号φと同期したラストブロツク指定セツト信号
ｃ、(d)はフリツプフロツプFF１のＱ端子出力信
号ｄ、(e)はフリツプフロツプFF２のＱ端子出力
信号ｅ、(f)はフリツプフロツプFF３の端子出
力信号ｆを示す。

フリツプフロツプFF１〜FF３のリセツト端子
Ｒにリセツト信号ｉが加えられることにより初期
状態となり、フリツプフロツプFF３の端子出
力信号ｆは“１”となるので、トランスミツタ・
レシーバ２からの送信要求信号ｈは、アンド回路
Ｇ１を介してDMAコントローラ１へ送出する起
動要求信号ｊとなる。

又共通バスを介して“１”のラストブロツク指
定ビツトｇがフリツプフロツプFF１のデータ端
子Ｄに加えられ、且つ(c)に示す“１”のラストブ
ロツク指定セツト信号ｃがフリツプフロツプFF
１のクロツク端子Ｃにマイクロプロセツサ６の制
御により加えられると、そのラストブロツク指定
セツト信号ｃの立上りでフリツプフロツプFF１
はセツトされて、Ｑ端子出力信号ｄは(d)に示すよ
うに“１”となる。

次に(a)に示すように、セツトクロツク制御回路
４からのブロツク制御信号ａがフリツプフロツプ
FF２，FF３のクロツク端子Ｃに加えられると、
フリツプフロツプFF２がセツトされ、そのＱ端
子出力信号ｅは(e)に示すように“１”となる。次
のブロツク制御信号ａがフリツプフロツプFF２，
FF３のクロツク端子Ｃに加えられると、フリツ
プフロツプFF３はセツトされるので、その^Q端子
出力信号ｆは(f)に示すように“０”となる。従つ
て、アンド回路Ｇ１は閉じられて、トランスミツ
タ・レシーバ２から送信要求信号ｈが加えられて
も、DMAコントローラ１へは起動要求信号ｊは
送出されないことになる。即ちラストブロツク転
送終了時にトランスミツタ・レシーバ２にDMA
コントローラ１から送信可信号が加えられなくな
り、データチエイン動作による誤データの送信を
阻止することができる。

前述の実施例は、ラストブロツク指定がセツト
されてから、２回ブロツク制御信号ａを受信した
時に、DMAコントローラ１へ起動要求信号ｊを
送出しないようにして、トランスミツタ・レシー
バ２からデータが回線に送出されないようにして
いるが、ラストブロツク指定のセツトのタイミン
グが、ラストブロツク転送終了の３又は４ブロツ
ク前である時は、３回又は４回のブロツク制御信
号ａを受信した時に、起動要求信号ｊを送出しな
いように制御することを可能である。その場合
は、フリツプフロツプを更に継続接続すれば良い
ことになる。

第４図は、DMAコントローラ１の要部ブロツ
ク図であり、ABはアドレスバス、DBはデータ
バス、ABBはアドレスバス・バツフア、DBBは
データバス・バツフア、ADIDはアドレス更新回
路、ADRはアドレスレジスタ、CHCRはチヤネ
ル制御レジスタ、GCRは汎用制御レジスタで、
チヤネル間の優先制御を行う制御レジスタPCR、
割込み制御を行う割込み制御レジスタICR、デー
タチエイン機能の制御を行うデータチエイン制御
レジスタDCRの三つのレジスタから構成されて
いる。

又BCRはバイトカウントレジスト、BCDは演
算制御回路、BECはブロツク転送完了信号
SDEND（第１図に於ける信号線１１を介してセ
ツトクロツク制御回路４に送出する信号）をブロ
ツク転送完了時に送出するブロツク転送制御回
路、QACは起動要求信号TRQを受信し、送信可
信号TAKAを送出する要求受付制御回路、TCは
システムクロツクφをもとにタイミング制御を行
うタイミング制御回路、QCはDMA要求信号
DRQTをマイクロプロセツサのタイミング制御
部に送出するDMA要求制御回路、RSLはレジス
タ選択回路である。

この第４図に於いては、４チヤネル＃０〜＃３
の制御が可能の場合の構成を示し、アドレスレジ
スタADRは、４チヤネル分の容量を有し、DMA
転送を行うメモリ５の先頭アドレスがチヤネル
＃０〜＃３対応にセツトされ、１バイト転送終了
毎にアドレス更新回路ADIDによりアドレスが＋
１又は−１される。アドレスを＋１するか又は−
１するかは、チヤネル制御レジスタCHCRにチヤ
ネル＃０〜＃３対応にセツトされたアドレス制御
ビツトによつて制御される。

又DMA転送動作中でない時は、アドレスバツ
フアABBにアドレスバスABを介してセツトされ
たアドレスがレジスタ選択回路RSLによりデコ
ードされてレジスタが選択され、マイクロプロセ
ツサ６からの制御データ等がバスDBを介してデ
ータバツフアDBBにセツトされ、選択されたレ
ジスタにその制御がセツトされる。即ち、各レジ
スタの内容をマイクロプロセツサ６から更新する
ことができる。又選択されたレジスタの内容をマ
イクロプロセツサ６が読取る場合は、データバツ
フアDBBにレジスタの内容がセツトされてデー
タバスDBに送出される。

又チヤネル制御レジスタCHCRは、前述のアド
レス制御ビツトと共にチヤネル＃０〜＃３対応の
転送方向指定ビツト，転送モード指定ビツト，
DMA実行中表示フラグ，ブロツク転送完了信号
SDEND出力中表示フラグ等がセツトされる構成
も有するものである。又バイトカウントレジスタ
BCRは、チヤネル＃０〜＃３対応にDMA転送バ
イト数がセツトされ、１バイト転送終了毎に減算
制御回路BCDにより−１され、その内容が０と
なると、ブロツク転送制御回路BECは、ブロツ
ク転送完了信号SDENDを送出する。

汎用制御レジスタGCRの中の優先制御レジス
タRCRは、チヤネル＃０〜＃３対応の優先制御
モードやマスク制御を行う情報がセツトされるも
のであり、又割込み制御レジスタICRは、ブロツ
ク転送完了による割込み要求信号の送出を行うか
否かをチヤネル＃０〜＃３対応に御御する情報が
セツトされるものである。

又データチエイン制御レジスタDCRは、デー
タチエインイネーブルビツトやデータチエインチ
ヤネル指定ビツト等がセツトされる構成を有し、
データチエインチヤネル指定は、チヤネル＃３に
対応するアドレスレジスタADR及びバイトカウ
ントレジスタBCRの内容を、他のチヤネル＃０
〜＃２に対応するアドレスレジスタADR及びバ
イトカウントレジスタBCRへ転送することを指
定するものである。従つて、データチエインイネ
ーブルビツトを“１”としてデータチエイン機能
を動作させると、指定されたチヤネルの１ブロツ
クの転送が終了した時、チヤネル＃３のアドレス
レジスタADR及びバイトカウントレジスタBCR
の内容が、指定されたチヤネルのアドレスレジス
タADR及びバイトカウントレジスタBCRに転送
され、その指定されたチヤネルに対するDMA転
送が継続されることになる。

その場合、ブロツクの最後の転送サイクル
（DMA転送完了信号SDENDが送出されるサイク
ル）の次のクロツクサイクルの間に、アドレスレ
ジスタADR及びバイトカウントレジスタCRの内
容の転送が行われ、マイクロプロセツサ６へ制御
が戻るのは、通常のDMA転送の場合よりも１ク
ロツク遅くなり、指定されたチヤネルのアドレス
レジスタADR及びバイトカウントレジスタBCR
の内容が更新されてから、マイクロプロセツサ６
に制御が戻ることになる。従つて、ラストブロツ
ク転送完了後に、データチエイン機能をマイクロ
プロセツサ６のソフトウエアで停止させるタイミ
ングが遅くなり、チヤネル＃３対応のアドレスレ
ジスタADR及びバイトカウントレジスタBCRの
内容を更新していない場合に、同じデータが数バ
イト回線に送出される場合がある。

しかし、本発明によれば、ラストブロツク指定
信号がブロツク制御回路３にセツトされると、セ
ツトクロツク制御回路４からのブロツク制御信号
を所定回数受信した時に、トランスミツタ・レシ
ーバ２から送信要求信号が加えられても、ブロツ
ク制御回路３はDMAコントローラ１に起動信号
TRQを加えないことになり、それによりDMAコ
ントローラ１は、トランスミツタ・レシーバ２に
送信可信号TAKAを送出しないことになり、デ
ータチエイン機能が動作している場合でも、ラス
トブロツクの転送完了により、次のブロツクの転
送が直ちに停止されることになる。

発明の効果 以上説明したように、本発明は、ブロツク制御
回路３とセツトクロツク制御回路４とを設けて、
ラストブロツク指定をブロツク制御回路３にセツ
トして、セツトクロツク制御回路４から所定回数
のブロツク制御信号を受信した後は、トランスミ
ツタ・レシーバ２からの送信要求があつても、
DMAコントローラ１に起動要求信号を送出しな
いようにしたもので、それによりDMAコントロ
ーラ１からトランスミツタ・レシーバ２に送信可
信号が送出されないので、データチエイン機能が
動作中であつても、ラストブロツクのデータの送
信終了により、直ちに次のデータの送信を停止さ
せることができるから、誤つたデータが回線に送
出されることはなくなる利点がある。

【図面の簡単な説明】

第１図は本発明の実施例の要部ブロツク図、第
２図はブロツク制御回路の要部ブロツク図、第３
図はその動作説明図、第４図はDMAコントロー
ラの要部ブロツク図、第５図はラストブロツク転
送のシーケンス説明図である。 １はDMAコントローラ、２はトランスミツ
タ・レシーバ、３はブロツク制御回路、４はセツ
トクロツク制御回路、５はメモリ、６はマイクロ
プロセツサ、７は共通バス、ADRはアドレスレ
ジスタ、CHCRはチヤネル制御レジスタ、GCR
は汎用制御レジスタ、PCRは優先制御レジスタ、
ICRは割込み制御レジスタ、DCRはデータチエ
イン制御レジスタ、BCRはバイトカウントレジ
スタである。

Claims (1)

1. 【特許請求の範囲】 １ 回線とデータの送受信を行うトランスミツ
   タ・レシーバと、該トランスミツタ・レシーバと
   メモリとの間のデータ転送を制御するDMAコン
   トローラとを備えた回線制御装置に於いて、 データのブロツク転送を制御するブロツク制御
   回路と、該ブロツク制御回路にブロツク制御信号
   を供給するセツトクロツク制御回路とを設け、 前記ブロツク制御回路はラストブロツク指定が
   セツトされ、前記セツトクロツク制御回路から所
   定回数のブロツク制御信号を受信した後、前記ト
   ランスミツタ・レシーバからの送信要求があつて
   も、前記DMAコントローラから前記トランスミ
   ツタ・レシーバへの送信可能信号の送出を阻止さ
   せることを特徴とするDMA送信転送制御方式。