JPH023841A - Ｉｃメモリカード - Google Patents
ＩｃメモリカードInfo
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- JPH023841A JPH023841A JP63150153A JP15015388A JPH023841A JP H023841 A JPH023841 A JP H023841A JP 63150153 A JP63150153 A JP 63150153A JP 15015388 A JP15015388 A JP 15015388A JP H023841 A JPH023841 A JP H023841A
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- card
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- 230000015654 memory Effects 0.000 claims abstract description 105
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
- G06F12/0661—Configuration or reconfiguration with centralised address assignment and decentralised selection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、アドレスデコード機能を備えたＩＣメモリ
カードに関するものである。
カードに関するものである。
［従来の技術］
第６図は、社団法人、日本電子工業振興協会、パーソナ
ルコンピュータ業務委員会作成のｒＩＣメモリカード・
ガイドライン」（昭和６１年９月発行）に記載されてい
る、従来のＩＣメモリカードの構成を示すブロック図で
ある。図において、メモリチップ部分（２）は通常、複
数個のＲＡＭあるいはＲＯＭメモリチップ（第７図参照
）からなる、インターフェース・コネクタ（１）は外部
装置との接続を行うコネクタであり、ＩＣメモリカード
の外部からこのインターフェイス・コネクタ（１）を介
してメモリチップ部分く２）の各メモリチップに、下位
アドレス線（６）およびデータ線（７）が接続されてい
る。また、メモリチップ部分（２）中の指定されたメモ
リチップを選択するチップセレクト回路（３）には、Ｉ
Ｃメモリカードの外部からインターフェイス・コネクタ
（１）を介して制御ｉ！（４）および上位アドレス＆１
（５）が接続され、さらに制御線（４）がチップセレク
ト回路（３）からメモリチップ部分（２）中の各メモリ
チップに接続されている。
ルコンピュータ業務委員会作成のｒＩＣメモリカード・
ガイドライン」（昭和６１年９月発行）に記載されてい
る、従来のＩＣメモリカードの構成を示すブロック図で
ある。図において、メモリチップ部分（２）は通常、複
数個のＲＡＭあるいはＲＯＭメモリチップ（第７図参照
）からなる、インターフェース・コネクタ（１）は外部
装置との接続を行うコネクタであり、ＩＣメモリカード
の外部からこのインターフェイス・コネクタ（１）を介
してメモリチップ部分く２）の各メモリチップに、下位
アドレス線（６）およびデータ線（７）が接続されてい
る。また、メモリチップ部分（２）中の指定されたメモ
リチップを選択するチップセレクト回路（３）には、Ｉ
Ｃメモリカードの外部からインターフェイス・コネクタ
（１）を介して制御ｉ！（４）および上位アドレス＆１
（５）が接続され、さらに制御線（４）がチップセレク
ト回路（３）からメモリチップ部分（２）中の各メモリ
チップに接続されている。
二こで上位アドレスとはＲＡＭメモリチップ部分（２）
内のどのメモリチップを選択するかを決定するためのア
ドレスであり、また下位アドレスとは各メモリチップ内
のアドレスである。また、インターフェース・コネクタ
（１）を介してＩＣメモリカードの外部の電源（図示せ
ず）からの電圧Ｖｃｃで示される外部電源線（８）およ
び接地ＧＮＤで示されるグランド線（９）が、メモリチ
ップ部分（２）およびチップセレクト回路（３）にそれ
ぞれ接続されている。また、第７図は第６図のブロック
図を具体的な素子と信号で分かり易く示した構成図であ
り、図では、２５６にビットのＳＲＡＭ（スタティック
ＲＡＭ）を１６個使用した５１２にバイトのＲＡＭカー
ドの場合の概略的な構成を示している。メモリチップ部
分（２）は２５６にビット（３２にバイト×８ビット）
の１６個のＳ ＲＡ Ｍ （２−０）〜（２−１５）か
ら構成され、チップセレクト回路（３）は例えば“７４
ＨＣ１３８”で構成される。ＲＡＭカードの外部からの
チップイネーブルまたはカードイネーブル制御縁ＣＥ（
４１）はチップセレクト回路（３）に接続され、またこ
のチップセレクト回路（３）からは各Ｓ ＲＡ Ｍ （
２−０）〜（２−１５）にチップセレクト制御線［ＣＳ
Ｏ〜Ｃ５１５］（４２）がそれぞれ接続されている。各
Ｓ ＲＡ Ｍ （Ｚ−０）〜（２−１５＞にはさらに、
カード外部からアウトプットイネーブル制御線０Ｅ（４
４）およびライトイネーブル制御線ＷＲ（４５）がそれ
ぞれに接続されている。上位アドレス線（５）の信号は
上位のアドレス＾１５〜＾１８の４ビツトからなり、下
位アドレス線（６）の信号は下位のアドレス八〇〜＾１
４の１５ビツトからなる。またデータ線（７）のデータ
信号はデータＤ、−Ｄ、の８ビツトからなる。第７図に
示したＲＡＭカードは、ＳＲＡＭが１６個、アドレス長
が１９ビツト、データ長が８ビツトであるから、上述し
たようにインターフェース・コネクタ（１）から見ると
、５１２にバイトの大容量メモリになり、その動作はカ
ードイネーブル制御線（４１）、アウトプットイネーブ
ル制御線（４４）およびライトイネーブル制御線（４５
）の各制御信号によって一般のＲＡＭと同様に制御され
、データの読み書きが行われる。
内のどのメモリチップを選択するかを決定するためのア
ドレスであり、また下位アドレスとは各メモリチップ内
のアドレスである。また、インターフェース・コネクタ
（１）を介してＩＣメモリカードの外部の電源（図示せ
ず）からの電圧Ｖｃｃで示される外部電源線（８）およ
び接地ＧＮＤで示されるグランド線（９）が、メモリチ
ップ部分（２）およびチップセレクト回路（３）にそれ
ぞれ接続されている。また、第７図は第６図のブロック
図を具体的な素子と信号で分かり易く示した構成図であ
り、図では、２５６にビットのＳＲＡＭ（スタティック
ＲＡＭ）を１６個使用した５１２にバイトのＲＡＭカー
ドの場合の概略的な構成を示している。メモリチップ部
分（２）は２５６にビット（３２にバイト×８ビット）
の１６個のＳ ＲＡ Ｍ （２−０）〜（２−１５）か
ら構成され、チップセレクト回路（３）は例えば“７４
ＨＣ１３８”で構成される。ＲＡＭカードの外部からの
チップイネーブルまたはカードイネーブル制御縁ＣＥ（
４１）はチップセレクト回路（３）に接続され、またこ
のチップセレクト回路（３）からは各Ｓ ＲＡ Ｍ （
２−０）〜（２−１５）にチップセレクト制御線［ＣＳ
Ｏ〜Ｃ５１５］（４２）がそれぞれ接続されている。各
Ｓ ＲＡ Ｍ （Ｚ−０）〜（２−１５＞にはさらに、
カード外部からアウトプットイネーブル制御線０Ｅ（４
４）およびライトイネーブル制御線ＷＲ（４５）がそれ
ぞれに接続されている。上位アドレス線（５）の信号は
上位のアドレス＾１５〜＾１８の４ビツトからなり、下
位アドレス線（６）の信号は下位のアドレス八〇〜＾１
４の１５ビツトからなる。またデータ線（７）のデータ
信号はデータＤ、−Ｄ、の８ビツトからなる。第７図に
示したＲＡＭカードは、ＳＲＡＭが１６個、アドレス長
が１９ビツト、データ長が８ビツトであるから、上述し
たようにインターフェース・コネクタ（１）から見ると
、５１２にバイトの大容量メモリになり、その動作はカ
ードイネーブル制御線（４１）、アウトプットイネーブ
ル制御線（４４）およびライトイネーブル制御線（４５
）の各制御信号によって一般のＲＡＭと同様に制御され
、データの読み書きが行われる。
一方、ＩＣメモリカードは一般には第８図に示すように
アドレスデコード回路を介して、マイコンシステム（マ
イクロコンピュータ・システム）に接続される。第８図
において、例えばパーソナル・コンピュータであるマイ
コンシステム（１００こは３枚の上述した５１２にバイ
トのＩＣメモリカード（１０３）〜（１０５）が接続挿
入されており、マイコンシステム（１０）内のマイクロ
プロセッサ（１００）および主メモリ（１０２）とは、
ＩＣメモリカード用のデータ線、アドレス線および制御
線（特に図示せず）からなる接続線（１０６）、さらに
はマイコン用システムバス（１０１）を介して接続され
ている。さらにシステムバス（１０１）と各ＩＣメモリ
カード（１０３）〜（１０５）との間に設けられたアド
レスデコード回路（１０７）は、各ＩＣメモリカード（
１０３）〜（１０５）に対するカードイネーブル制御信
号を生成し、これらをカードイネーブル制御線（４１）
を通して各カードに供給する。
アドレスデコード回路を介して、マイコンシステム（マ
イクロコンピュータ・システム）に接続される。第８図
において、例えばパーソナル・コンピュータであるマイ
コンシステム（１００こは３枚の上述した５１２にバイ
トのＩＣメモリカード（１０３）〜（１０５）が接続挿
入されており、マイコンシステム（１０）内のマイクロ
プロセッサ（１００）および主メモリ（１０２）とは、
ＩＣメモリカード用のデータ線、アドレス線および制御
線（特に図示せず）からなる接続線（１０６）、さらに
はマイコン用システムバス（１０１）を介して接続され
ている。さらにシステムバス（１０１）と各ＩＣメモリ
カード（１０３）〜（１０５）との間に設けられたアド
レスデコード回路（１０７）は、各ＩＣメモリカード（
１０３）〜（１０５）に対するカードイネーブル制御信
号を生成し、これらをカードイネーブル制御線（４１）
を通して各カードに供給する。
アドレスデコード回路（１０７）は第６図および第７図
のチップセレクト回路（３）と同様に、１つのメモリ領
域単位、この場合は５１２にバイトのＩＣメモリカード
（１０３）〜（１０５）のそれぞれのスタートアドレス
を設定するものであり、第９図に示すようなメモリマツ
プになる。すなわち、５１２にバイトのバウンダリ毎に
、換言すれば５１２にバイトのＩＣメモリカード１枚を
１つの単位として、メモリが増設されることになり、そ
の間隔が一定で固定されている。ＩＣメモリカードは特
にＲＡＭカードの場合には高価であり、また３２にバイ
ト、６４にバイト、１２８にバイト、２５６にバイト、
５１２にバイト等のように種々雑多のメモリ容量を持つ
、従って、例えば第８図の５１２にバイトのＩＣメモリ
カード（１０４） （１０５）の代わりに２５６にバイ
トのＩＣメモリカードをマイコンシステム（１０）に接
続すると、従来のアドレスデコード回路（１０７）でス
タートアドレスを設定した場合、第１０図に示すような
メモリマツプになり、マイクロプロセッサ（１００）の
メモリマツプ上に、空の領域（１０４ａ） （１０５ａ
）が発生し、メモリ領域が有効に活用されない事態が発
生する。すなわち、アドレスデコード回路（１０７）が
発生する各ＩＣメモリカード用のスタートアドレスをＩ
Ｃメモリカードの容量に応じてこまめに変更する手段を
、マイコンシステム（１０）が別途、備えていないと、
このようなメモリ領域中に空の領域（１０４ａ）＜１０
５ａ）が発生し、メモリを有効に活用しないことになる
。
のチップセレクト回路（３）と同様に、１つのメモリ領
域単位、この場合は５１２にバイトのＩＣメモリカード
（１０３）〜（１０５）のそれぞれのスタートアドレス
を設定するものであり、第９図に示すようなメモリマツ
プになる。すなわち、５１２にバイトのバウンダリ毎に
、換言すれば５１２にバイトのＩＣメモリカード１枚を
１つの単位として、メモリが増設されることになり、そ
の間隔が一定で固定されている。ＩＣメモリカードは特
にＲＡＭカードの場合には高価であり、また３２にバイ
ト、６４にバイト、１２８にバイト、２５６にバイト、
５１２にバイト等のように種々雑多のメモリ容量を持つ
、従って、例えば第８図の５１２にバイトのＩＣメモリ
カード（１０４） （１０５）の代わりに２５６にバイ
トのＩＣメモリカードをマイコンシステム（１０）に接
続すると、従来のアドレスデコード回路（１０７）でス
タートアドレスを設定した場合、第１０図に示すような
メモリマツプになり、マイクロプロセッサ（１００）の
メモリマツプ上に、空の領域（１０４ａ） （１０５ａ
）が発生し、メモリ領域が有効に活用されない事態が発
生する。すなわち、アドレスデコード回路（１０７）が
発生する各ＩＣメモリカード用のスタートアドレスをＩ
Ｃメモリカードの容量に応じてこまめに変更する手段を
、マイコンシステム（１０）が別途、備えていないと、
このようなメモリ領域中に空の領域（１０４ａ）＜１０
５ａ）が発生し、メモリを有効に活用しないことになる
。
［発明が解決しようとする課Ｍ］
従来のＩＣメモリカードとマイコンシステム内のアドレ
スデコード回路との関係は以上のように構成になってい
たので、マイコンシステムに異なるメモリ容量を持つＩ
Ｃメモリカードを接続（あるいは設置）シた場合、マイ
コンシステム内のマイクロプロセッサのメモリ領域中に
実際にメモリが無い半端の無駄なメモリ空間が生じ、メ
モリを有効に使用できないという課題があった。
スデコード回路との関係は以上のように構成になってい
たので、マイコンシステムに異なるメモリ容量を持つＩ
Ｃメモリカードを接続（あるいは設置）シた場合、マイ
コンシステム内のマイクロプロセッサのメモリ領域中に
実際にメモリが無い半端の無駄なメモリ空間が生じ、メ
モリを有効に使用できないという課題があった。
この発明は上記のような課題を解決するためになされた
もので、マイコンシステムに異なるメモリ容量を持つＩ
Ｃメモリカードを接続した場合においても、マイクロプ
ロセッサのメモリ領域（メモリマツプ中）に無駄なメモ
リ空間を作らず、メモリを有効に使用できるようする、
アドレスデコード機能を持つＩＣメモリカードを得るこ
とを目的とする。
もので、マイコンシステムに異なるメモリ容量を持つＩ
Ｃメモリカードを接続した場合においても、マイクロプ
ロセッサのメモリ領域（メモリマツプ中）に無駄なメモ
リ空間を作らず、メモリを有効に使用できるようする、
アドレスデコード機能を持つＩＣメモリカードを得るこ
とを目的とする。
［課題を解決するための手段］
上記の目的に鑑み、この発明はＩＣメモリチップを内蔵
したＩＣメモリカードであって、ラッチイネーブル制御
線を有し、カードイネーブル制御線、データ線、ライト
イネーブル制御線およびラッチイネーブル制御線により
ＩＣメモリカードの外部からスタートアドレス情報が設
定されるメモリラッチ回路と、このメモリラッチ回路に
設定されたスタートアドレス情報とアドレス線がらのア
ドレス情報との所定のビットより上位のアドレスの内容
の照合を行い、内容の一致により該ＩＣそリカードのデ
ータアクセスを可能にするアドレス一致回路とを備えた
ＩＣメモリカードにある。
したＩＣメモリカードであって、ラッチイネーブル制御
線を有し、カードイネーブル制御線、データ線、ライト
イネーブル制御線およびラッチイネーブル制御線により
ＩＣメモリカードの外部からスタートアドレス情報が設
定されるメモリラッチ回路と、このメモリラッチ回路に
設定されたスタートアドレス情報とアドレス線がらのア
ドレス情報との所定のビットより上位のアドレスの内容
の照合を行い、内容の一致により該ＩＣそリカードのデ
ータアクセスを可能にするアドレス一致回路とを備えた
ＩＣメモリカードにある。
［作用］
この発明における・外部から条件設定できるアドレスデ
コード回路の部分はメモリラッチ回Ｖ８Ｂ、）。
コード回路の部分はメモリラッチ回Ｖ８Ｂ、）。
びアドレス一致回路から構成され、ＩＣメモリカード用
のカードイネーブル制御線、データ線、ライトイネーブ
ル制御線、そして新たに追加されたラッチイネーブル制
御線による制御により、任意のスタートアドレスからＩ
Ｃメモリカードのメモリ領域をマツプすることができる
。
のカードイネーブル制御線、データ線、ライトイネーブ
ル制御線、そして新たに追加されたラッチイネーブル制
御線による制御により、任意のスタートアドレスからＩ
Ｃメモリカードのメモリ領域をマツプすることができる
。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明によるアドレスデコード機能を備えたＩＣ
メモリカードの一実施例の構成を示すブロック図であり
、第７図と同一の部分は同一の符号で示されている。第
１図において、メモリ容量発生回路（１１１）は、この
ＩＣメモリカードのメモリチップ部分（２）のメモリ容
量を示すメモリ８旦情報を、ゲート回路（１１２）の出
力制御端子（１１２ａ）に入力されるカードイネーブル
制御線（４１）が有意信号の時に、メモリ容量信号線（
１１３）からマイコンシステム（図示せず）に伝達する
。またメモリラッチ回路（１１４）には、カードイネー
ブル制御線（４１）およびこの発明によるメモリラッチ
イネーブル制御１ｓｃＷ（１１５）が有意信号である時
に、データ線（７）のスタートアドレスに関する情報が
ライトイネーブル制御線（４５）の制御によって書き込
まれ記憶される。このメモリラッチ回路（１１４）は例
えばフリップフロップ等によって構成される。また、プ
ログラム・ロジック・アレイ（ＰＬＡ）等によって構成
されたアドレス一致回路（１１６）は、上位および下位
アドレス線（５＞（６）からのアドレス情報と、ＩＣメ
モリカードの外部から条件設定されたスタートアドレス
情報が記憶されたメモリラッチ回路（１１４）のスター
トアドレス情報線（１１４ａ）からのアドレス情報との
、２つのアドレス情報の一致によってアドレス一致信号
を生成し、アドレス一致信号線（１１６ａ）からチップ
セレクト回路（３）に出力する。このアドレス一致回路
＜１１６）は、マイコンシステムにおけるメモリマツプ
上にＩＣメモリカードのメモリ領域を、例えば３２にバ
イトのバウンダリ毎、すなわち３２にバイトを最小単位
のブロックとして配置する場合には、メモリラッチ回路
（１１４）のスタートアドレス情報線（１１４ａ）から
のスタートアドレス情報はアドレス＾Ｏ〜＾１８の１９
ビツトのうちのアドレス＾１５から上位のアドレス情報
を入力し、上位および下位アドレス線（５）（６）から
のアドレス入力の対応する位のアドレスとの−致により
、３２にバイト毎のバウンダリでメモリマツプのどこに
でもＩＣカードメモリを配置できる。
図はこの発明によるアドレスデコード機能を備えたＩＣ
メモリカードの一実施例の構成を示すブロック図であり
、第７図と同一の部分は同一の符号で示されている。第
１図において、メモリ容量発生回路（１１１）は、この
ＩＣメモリカードのメモリチップ部分（２）のメモリ容
量を示すメモリ８旦情報を、ゲート回路（１１２）の出
力制御端子（１１２ａ）に入力されるカードイネーブル
制御線（４１）が有意信号の時に、メモリ容量信号線（
１１３）からマイコンシステム（図示せず）に伝達する
。またメモリラッチ回路（１１４）には、カードイネー
ブル制御線（４１）およびこの発明によるメモリラッチ
イネーブル制御１ｓｃＷ（１１５）が有意信号である時
に、データ線（７）のスタートアドレスに関する情報が
ライトイネーブル制御線（４５）の制御によって書き込
まれ記憶される。このメモリラッチ回路（１１４）は例
えばフリップフロップ等によって構成される。また、プ
ログラム・ロジック・アレイ（ＰＬＡ）等によって構成
されたアドレス一致回路（１１６）は、上位および下位
アドレス線（５＞（６）からのアドレス情報と、ＩＣメ
モリカードの外部から条件設定されたスタートアドレス
情報が記憶されたメモリラッチ回路（１１４）のスター
トアドレス情報線（１１４ａ）からのアドレス情報との
、２つのアドレス情報の一致によってアドレス一致信号
を生成し、アドレス一致信号線（１１６ａ）からチップ
セレクト回路（３）に出力する。このアドレス一致回路
＜１１６）は、マイコンシステムにおけるメモリマツプ
上にＩＣメモリカードのメモリ領域を、例えば３２にバ
イトのバウンダリ毎、すなわち３２にバイトを最小単位
のブロックとして配置する場合には、メモリラッチ回路
（１１４）のスタートアドレス情報線（１１４ａ）から
のスタートアドレス情報はアドレス＾Ｏ〜＾１８の１９
ビツトのうちのアドレス＾１５から上位のアドレス情報
を入力し、上位および下位アドレス線（５）（６）から
のアドレス入力の対応する位のアドレスとの−致により
、３２にバイト毎のバウンダリでメモリマツプのどこに
でもＩＣカードメモリを配置できる。
この発明においては、アドレスデコード回路は各ＩＣメ
モリカードにメモリラッチ回路（１１４）およびアドレ
ス一致回路（１１６）として設けられ、従って第８図に
示す従来のもののように、マイコンシステム側にアドレ
スデコード回路を設ける必要はない、また、この発明の
場合のカードイネーブル制御線（４１）は、それぞれの
ＩＣメモリカードに対して、そのメモリ容量発生回路（
１１１）からメモリ容量情報を得るとき、およびメモリ
ラッチ回路（１１４）にスタートアドレス情報を書き込
むときの制御線、あるいはその制御線の１つとして使用
される。
モリカードにメモリラッチ回路（１１４）およびアドレ
ス一致回路（１１６）として設けられ、従って第８図に
示す従来のもののように、マイコンシステム側にアドレ
スデコード回路を設ける必要はない、また、この発明の
場合のカードイネーブル制御線（４１）は、それぞれの
ＩＣメモリカードに対して、そのメモリ容量発生回路（
１１１）からメモリ容量情報を得るとき、およびメモリ
ラッチ回路（１１４）にスタートアドレス情報を書き込
むときの制御線、あるいはその制御線の１つとして使用
される。
第２図はこの発明による２枚のＩＣメモリカードをマイ
コンシステム（図示せず）に接続あるいは設置する場合
の接続図であり、第１図に示した構造を有する２枚のＩ
Ｃメモリカード（１１７） （１１８）には、各々のカ
ードイネーブル制御線［ＣＥｌ 、ＣＨ２コ（４１ａ）
（４１ｂ）が接続されている。またその他、アウトプッ
トイネーブル制御線０Ｅ（４４）、ライトイネーブル制
御線ＷＲ（４５）、メモリラッチイネ−グル５ＧＷｌｌ
ｊ御線（１１５）、上位および下位アドレス線＾１）（
’５）（６）、データ線ＤＡＴＡ（７）、および各ＩＣ
カードメモリ（１１７）（１１８）からそのメモリ容量
情報が出力されるメモリ容量信号線ＭＣ（１１３）はそ
れぞれ共通の信号線である。
コンシステム（図示せず）に接続あるいは設置する場合
の接続図であり、第１図に示した構造を有する２枚のＩ
Ｃメモリカード（１１７） （１１８）には、各々のカ
ードイネーブル制御線［ＣＥｌ 、ＣＨ２コ（４１ａ）
（４１ｂ）が接続されている。またその他、アウトプッ
トイネーブル制御線０Ｅ（４４）、ライトイネーブル制
御線ＷＲ（４５）、メモリラッチイネ−グル５ＧＷｌｌ
ｊ御線（１１５）、上位および下位アドレス線＾１）（
’５）（６）、データ線ＤＡＴＡ（７）、および各ＩＣ
カードメモリ（１１７）（１１８）からそのメモリ容量
情報が出力されるメモリ容量信号線ＭＣ（１１３）はそ
れぞれ共通の信号線である。
また第３図はマイコンシステム（特に図示せず）から各
ＩＣメモリカード（１１７） （１１８）のメモリラッ
チ回路（１１４）にアドレス情報を設定する処理のフロ
ーチャート図であり、例えばマイコンシステム内の主メ
モリ内（第８図参照）に記憶されたプログラムによって
実行される。ステップ（Ｓｌ）では、まず第１番目のＩ
Ｃメモリカード、ここではＩＣメモリカード（１１７）
のカードイネーブル制御線（４１ａ）を有意状態にし、
ステップ（Ｓｌ）ではこのカードイネーブル制御１！（
４１ａ）によるゲート回路（１１２）（第１図参照）の
制御によって、ＩＣメモリカード（１１７）のメモリ容
量発生回路（１１１）からメモリ容量信号線（１１３）
を介してメモリ容量情報を得てこれを認識する０次にス
テップ（Ｓ３）では次のＩＣメモリカードがあるかどう
かを調べ、例えばＩＣメモリカード（１１８）が接続さ
れていれば、ステップ（Ｓｌ）に戻って同様に、このカ
ードのカードイネーブル制御線（４１ｂ）を有意状態に
し、ステップ（Ｓｌ）でこのカードイネーブル制御線（
４１ｂ）の制御によって、ＩＣメモリカード（１１８）
のメモリ容量発生回路（１１１）からメモリ容量情報を
得てこれを認識する。そして全てのＩＣメモリカード（
ここでは２枚）のメモリ容量を把握できたことにより、
ステップ（Ｓ４）でこれらを集計し、各ＩＣメモリカー
ド（１１））（１１８）に対して、マイクロコンピュー
タにおけるメモリマツプ上のスタートアドレス情報を準
備し、ステップ（Ｓ５）ではこの準備したスタートアド
レス情報を各ＩＣメモリカード（１１７） （１１８）
のメモリラッチ回路（１１４）へ書き込む。
ＩＣメモリカード（１１７） （１１８）のメモリラッ
チ回路（１１４）にアドレス情報を設定する処理のフロ
ーチャート図であり、例えばマイコンシステム内の主メ
モリ内（第８図参照）に記憶されたプログラムによって
実行される。ステップ（Ｓｌ）では、まず第１番目のＩ
Ｃメモリカード、ここではＩＣメモリカード（１１７）
のカードイネーブル制御線（４１ａ）を有意状態にし、
ステップ（Ｓｌ）ではこのカードイネーブル制御１！（
４１ａ）によるゲート回路（１１２）（第１図参照）の
制御によって、ＩＣメモリカード（１１７）のメモリ容
量発生回路（１１１）からメモリ容量信号線（１１３）
を介してメモリ容量情報を得てこれを認識する０次にス
テップ（Ｓ３）では次のＩＣメモリカードがあるかどう
かを調べ、例えばＩＣメモリカード（１１８）が接続さ
れていれば、ステップ（Ｓｌ）に戻って同様に、このカ
ードのカードイネーブル制御線（４１ｂ）を有意状態に
し、ステップ（Ｓｌ）でこのカードイネーブル制御線（
４１ｂ）の制御によって、ＩＣメモリカード（１１８）
のメモリ容量発生回路（１１１）からメモリ容量情報を
得てこれを認識する。そして全てのＩＣメモリカード（
ここでは２枚）のメモリ容量を把握できたことにより、
ステップ（Ｓ４）でこれらを集計し、各ＩＣメモリカー
ド（１１））（１１８）に対して、マイクロコンピュー
タにおけるメモリマツプ上のスタートアドレス情報を準
備し、ステップ（Ｓ５）ではこの準備したスタートアド
レス情報を各ＩＣメモリカード（１１７） （１１８）
のメモリラッチ回路（１１４）へ書き込む。
また第４図はこの発明のアドレスデコーダ回路としての
メモリラッチ回路を内蔵するＩＣメモリカードに関して
、それぞれ５１２にバイト、２５６にバイト、２５６に
バイトのメモリ容量を有する３枚のＩＣメモリカードを
、マイコンシステムに接続した場合のメモリマツプ図で
あり、各々のＩＣメモリカードのメモリ領域間に、半端
で無駄なメモリの空の領域は発生していない。すなわち
、どんな容量のＩＣメモリカードをマイコンシステムに
接続挿入しても、メモリ領域を有効に使用することがで
きる。
メモリラッチ回路を内蔵するＩＣメモリカードに関して
、それぞれ５１２にバイト、２５６にバイト、２５６に
バイトのメモリ容量を有する３枚のＩＣメモリカードを
、マイコンシステムに接続した場合のメモリマツプ図で
あり、各々のＩＣメモリカードのメモリ領域間に、半端
で無駄なメモリの空の領域は発生していない。すなわち
、どんな容量のＩＣメモリカードをマイコンシステムに
接続挿入しても、メモリ領域を有効に使用することがで
きる。
なお、メモリチップ部分（２）はＲＡＭメモリであって
もＲＯＭメモリであってもよく、同様な効果を奏する。
もＲＯＭメモリであってもよく、同様な効果を奏する。
また、ＩＣメモリカードのメモリ容量をＩＣメモリカー
ド外部に情報伝達するメモリ容量発生回路（１１１）と
しては、例えば第５図に示すように４つのスイッチ（Ｓ
Ｗｔ）〜（Ｓｎ２）の開閉状態によって４ビツト、１６
種類のメモリ容量を表現できる信号を発生できるような
回路で構成すればよい、また、ＩＣメモリカードのメモ
リ容量情報を外部に伝達する手段は、上記実施例のよう
に必ずしもアドレスデコーダ回路の一部として特別な回
路で構成する必要はなく、単に第５図に示すような回路
だけで構成してもよい。この場合は、第１図および第２
図に示されたメモリ容量信号線（１１３）は共通なもの
ではなく、各ＩＣメモリカードに対して別々な信号線を
設ける必要がある。さらに各ＩＣメモリカード中のデー
タメモリ用のＲＡＭもしくはＲＯＭの中にメモリ容量に
相当するデータを予じめ書き込んでおき、これを使用す
るようにしてもよい。
ド外部に情報伝達するメモリ容量発生回路（１１１）と
しては、例えば第５図に示すように４つのスイッチ（Ｓ
Ｗｔ）〜（Ｓｎ２）の開閉状態によって４ビツト、１６
種類のメモリ容量を表現できる信号を発生できるような
回路で構成すればよい、また、ＩＣメモリカードのメモ
リ容量情報を外部に伝達する手段は、上記実施例のよう
に必ずしもアドレスデコーダ回路の一部として特別な回
路で構成する必要はなく、単に第５図に示すような回路
だけで構成してもよい。この場合は、第１図および第２
図に示されたメモリ容量信号線（１１３）は共通なもの
ではなく、各ＩＣメモリカードに対して別々な信号線を
設ける必要がある。さらに各ＩＣメモリカード中のデー
タメモリ用のＲＡＭもしくはＲＯＭの中にメモリ容量に
相当するデータを予じめ書き込んでおき、これを使用す
るようにしてもよい。
［発明の効果コ
以上のようにこの発明によるＩＣメモリカードにおいて
は、アドレスデコード回路の部分はメモリラッチ回路お
よびアドレス一致回路から構成され、ＩＣメモリカード
用のカードイネーブル制御線、データ線、ライトイネー
ブル制御線、そして新たに追加されたラッチイネーブル
制御線による制御により、任意のスタートアドレスから
ＩＣメモリカードのメモリ領域をマツプすることができ
るようにしたので、マイコンシステム内でのメモリマツ
プの中に半端で無駄な領域が生じることがなく、メモリ
をより有効的に活用でき、またメモリ管理プログラムの
作成も容易になるという効果が得られる。
は、アドレスデコード回路の部分はメモリラッチ回路お
よびアドレス一致回路から構成され、ＩＣメモリカード
用のカードイネーブル制御線、データ線、ライトイネー
ブル制御線、そして新たに追加されたラッチイネーブル
制御線による制御により、任意のスタートアドレスから
ＩＣメモリカードのメモリ領域をマツプすることができ
るようにしたので、マイコンシステム内でのメモリマツ
プの中に半端で無駄な領域が生じることがなく、メモリ
をより有効的に活用でき、またメモリ管理プログラムの
作成も容易になるという効果が得られる。
第１図はこの発明によるアドレスデコード機能を有する
ＩＣメモリカードの内部構成を示すブロック図、第２図
は第１図のＩＣメモリカードとマイコンシステムとの接
続を示す接続図、第３図はＩＣメモリカードへスタート
アドレス情報を設置する処理のフローチャート図、第４
図はこの発明におけるマイコンシステムでのメモリマツ
プ図、第５図は第１図中のメモリ容量発生回路の一実施
例を示すための構成図、第６図は従来のＩＣメモリカー
ドの内部構造を示すブロック図、第７図は従来のＩＣメ
モリカードの内部構造のより具体的な構成図、第８図は
従来のマイコンシステムとＩＣメモリカードとの接続図
、第９図および第１０図は従来のマイコンシステムにお
けるメモリマツプ図である。 各図において、（２）はメモリチップ部分、（３〉はチ
ップセレクト回路、（５）は上位アドレス線、（６）は
下位アドレス線、（７）はデータ線、（４１）と（４１
ａ）と（４１ｂ）はカードイネーブル制御線、（４２）
はチップセレクト制御線、（４４）はアウトプットイネ
ーブル制御片、（４５）はライトイネーブル制御線、（
１１１）はメモリ容量発生回路、（１１２）はゲート回
路、（１１３）はメモリ容量信号線、（１１４）はメモ
リラッチ回路、（１１４ａ）はスタートアドレス情報線
、（１１５）はメモリラッチイネーブル制御線、（１１
６）・はアドレス一致回路、（１１６ａ）アドレス一致
信号線、（１１７）と（１１８）はＩＣメモリカードで
ある。 第２図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 手 続 補 正 書 （方 式） ％式％ 事件の表示 特願昭６３−１５０１５３号 発明の名称 ＩＣメモリカード 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者 志岐守
哉
ＩＣメモリカードの内部構成を示すブロック図、第２図
は第１図のＩＣメモリカードとマイコンシステムとの接
続を示す接続図、第３図はＩＣメモリカードへスタート
アドレス情報を設置する処理のフローチャート図、第４
図はこの発明におけるマイコンシステムでのメモリマツ
プ図、第５図は第１図中のメモリ容量発生回路の一実施
例を示すための構成図、第６図は従来のＩＣメモリカー
ドの内部構造を示すブロック図、第７図は従来のＩＣメ
モリカードの内部構造のより具体的な構成図、第８図は
従来のマイコンシステムとＩＣメモリカードとの接続図
、第９図および第１０図は従来のマイコンシステムにお
けるメモリマツプ図である。 各図において、（２）はメモリチップ部分、（３〉はチ
ップセレクト回路、（５）は上位アドレス線、（６）は
下位アドレス線、（７）はデータ線、（４１）と（４１
ａ）と（４１ｂ）はカードイネーブル制御線、（４２）
はチップセレクト制御線、（４４）はアウトプットイネ
ーブル制御片、（４５）はライトイネーブル制御線、（
１１１）はメモリ容量発生回路、（１１２）はゲート回
路、（１１３）はメモリ容量信号線、（１１４）はメモ
リラッチ回路、（１１４ａ）はスタートアドレス情報線
、（１１５）はメモリラッチイネーブル制御線、（１１
６）・はアドレス一致回路、（１１６ａ）アドレス一致
信号線、（１１７）と（１１８）はＩＣメモリカードで
ある。 第２図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 手 続 補 正 書 （方 式） ％式％ 事件の表示 特願昭６３−１５０１５３号 発明の名称 ＩＣメモリカード 補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号
名 称 （６０１）三菱電機株式会社代表者 志岐守
哉
Claims (1)
- ＩＣメモリチップを内蔵したＩＣメモリカードであっ
て、ラッチイネーブル制御線を有し、カードイネーブル
制御線、データ線、ライトイネーブル制御線および上記
ラッチイネーブル制御線によりＩＣメモリカードの外部
からスタートアドレス情報が設定されるメモリラッチ回
路と、このメモリラッチ回路に設定されたスタートアド
レス情報とアドレス線からのアドレス情報との所定のビ
ットより上位のアドレスの内容の照合を行い、内容の一
致により該ＩＣモリカードのデータアクセスを可能にす
るアドレス一致回路とを備えたＩＣメモリカード。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150153A JPH023841A (ja) | 1988-06-20 | 1988-06-20 | Ｉｃメモリカード |
| US07/284,714 US4979144A (en) | 1988-06-20 | 1988-12-14 | IC memory card having start address latch and memory capacity output means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150153A JPH023841A (ja) | 1988-06-20 | 1988-06-20 | Ｉｃメモリカード |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH023841A true JPH023841A (ja) | 1990-01-09 |
Family
ID=15490661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150153A Pending JPH023841A (ja) | 1988-06-20 | 1988-06-20 | Ｉｃメモリカード |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4979144A (ja) |
| JP (1) | JPH023841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2665002A1 (fr) * | 1990-07-18 | 1992-01-24 | Toshiba Kk | Ensemble de gestion d'informations echangees entre des circuits electroniques. |
| WO1997036229A1 (fr) * | 1996-03-28 | 1997-10-02 | Mega Chips Corporation | Systeme offrant un programme de jeu et systeme de reecriture de programme |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2795855B2 (ja) * | 1988-09-30 | 1998-09-10 | 株式会社東芝 | 画像形成装置 |
| US5537584A (en) * | 1989-06-13 | 1996-07-16 | Hitachi Maxell, Ltd. | Power instability control of a memory card and a data processing device therefor |
| US6240496B1 (en) * | 1989-11-24 | 2001-05-29 | Hyundai Electronics America | Architecture and configuring method for a computer expansion board |
| JPH04137081A (ja) * | 1990-09-28 | 1992-05-12 | Fuji Photo Film Co Ltd | Ｅｅｐｒｏｍを有するｉｃメモリカード |
| US5584044A (en) * | 1990-09-28 | 1996-12-10 | Fuji Photo Film Co., Ltd. | Integrated circuit memory card for write in/read out capability having plurality of latching means for expandable addressing using counting means for enabling latches thereof |
| US5448710A (en) * | 1991-02-26 | 1995-09-05 | Hewlett-Packard Company | Dynamically configurable interface cards with variable memory size |
| EP0573983B1 (en) * | 1992-06-11 | 2000-09-06 | Canon Kabushiki Kaisha | Information processing apparatus and output apparatus |
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| JPH06342398A (ja) * | 1993-06-01 | 1994-12-13 | Fuoratsukusu:Kk | 入出力用メモリ空間の割り付け方法及びその装置 |
| US5524231A (en) * | 1993-06-30 | 1996-06-04 | Intel Corporation | Nonvolatile memory card with an address table and an address translation logic for mapping out defective blocks within the memory card |
| US6269458B1 (en) * | 1995-02-21 | 2001-07-31 | Nortel Networks Limited | Computer system and method for diagnosing and isolating faults |
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| US5752082A (en) * | 1995-06-29 | 1998-05-12 | Data Race | System for multiplexing pins of a PC card socket and PC card bus adapter for providing audio communication between PC card and computer sound system |
| US5895480A (en) * | 1995-10-10 | 1999-04-20 | Holtek Microelectronics, Inc. | Method of and means for accessing an address by respectively substracting base addresses of memory integrated circuits from an access address |
| US6009151A (en) * | 1996-08-27 | 1999-12-28 | Data Race, Inc. | PC card modem with microphone and speaker connectivity |
| US6418203B1 (en) | 1997-06-06 | 2002-07-09 | Data Race, Inc. | System and method for communicating audio information between a computer and a duplex speakerphone modem |
| FI117489B (fi) | 2003-02-07 | 2006-10-31 | Nokia Corp | Menetelmä muistikortin osoittamiseksi, muistikorttia käyttävä järjestelmä, ja muistikortti |
| WO2020174735A1 (ja) * | 2019-02-25 | 2020-09-03 | パナソニックＩｐマネジメント株式会社 | データ転送システムにおけるメモリカード、データ記録装置、システムホスト、及びメモリカード判別方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095649A (ja) * | 1983-10-28 | 1985-05-29 | Fujitsu Ltd | メモリカ−ド割付方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2537199B2 (ja) * | 1986-06-20 | 1996-09-25 | 株式会社東芝 | Ｉｃカ―ド |
-
1988
- 1988-06-20 JP JP63150153A patent/JPH023841A/ja active Pending
- 1988-12-14 US US07/284,714 patent/US4979144A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095649A (ja) * | 1983-10-28 | 1985-05-29 | Fujitsu Ltd | メモリカ−ド割付方式 |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4979144A (en) | 1990-12-18 |
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