JPH0237750A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH0237750A JPH0237750A JP18674088A JP18674088A JPH0237750A JP H0237750 A JPH0237750 A JP H0237750A JP 18674088 A JP18674088 A JP 18674088A JP 18674088 A JP18674088 A JP 18674088A JP H0237750 A JPH0237750 A JP H0237750A
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- Japan
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- film
- glass film
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- glass
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子の製造方法に係り、特に多層配線の
形成方法に関するものである。
形成方法に関するものである。
（従来の技術）
従来の半導体素子の製造方法は、例えば特開昭５８−１
３８０５２号公報や特開昭５６−２６５４号公報等に開
示されている。第２図は従来の半導体素子の製造方法を
示す工程図である。まず、第２図（Ａ）に示すように、
シリコン基板１上に熱酸化膜等の絶縁膜２を厚さ０．０
３７ｍ〜０．０５μ程度に形成し、その上に多結晶シリ
コン等より成る第１Ｎ配ｖＡ３を厚さ０．４〜０．６μ
程度に選択的に形成する。そして、常圧気相成長法や減
圧気相成長法によりボロン・リン・シリケートガラス膜
（ＢＰＳＧ膜）４を厚さ０．３Ｉ−〜０．６μ程度形成
した後、８５０℃〜９５０℃程度の温度で且つ窒素や酸
素雰囲気中で２０分〜３５分程度の熱処理によリガラス
フローさせる。
３８０５２号公報や特開昭５６−２６５４号公報等に開
示されている。第２図は従来の半導体素子の製造方法を
示す工程図である。まず、第２図（Ａ）に示すように、
シリコン基板１上に熱酸化膜等の絶縁膜２を厚さ０．０
３７ｍ〜０．０５μ程度に形成し、その上に多結晶シリ
コン等より成る第１Ｎ配ｖＡ３を厚さ０．４〜０．６μ
程度に選択的に形成する。そして、常圧気相成長法や減
圧気相成長法によりボロン・リン・シリケートガラス膜
（ＢＰＳＧ膜）４を厚さ０．３Ｉ−〜０．６μ程度形成
した後、８５０℃〜９５０℃程度の温度で且つ窒素や酸
素雰囲気中で２０分〜３５分程度の熱処理によリガラス
フローさせる。
次に、第２図（Ｂ）に示すように、ＢＰＳＧＩＩ Ａ上
に、第２層配線となる多結晶シリコン層５を形成する。
に、第２層配線となる多結晶シリコン層５を形成する。
次に、第２図（Ｃ）に示すように、８５０℃〜９５０℃
程度のＮ２雰囲気中でｐｏｃＢを拡散源として多結晶シ
リコン層５に全面リン拡散を行なう。
程度のＮ２雰囲気中でｐｏｃＢを拡散源として多結晶シ
リコン層５に全面リン拡散を行なう。
次に、第２図（Ｄ）の平面図に示すように、多結晶シリ
コン層５をフォトリソ及びエツチング法を用いて選択的
に除去して第２Ｎ配ｌｌｌ６を形成する。
コン層５をフォトリソ及びエツチング法を用いて選択的
に除去して第２Ｎ配ｌｌｌ６を形成する。
（発明が解決しようとする課題）
しかしながら、以上述べた方法では、第３図（＾）に示
すように、従来の半導体素子の製造方法と同様にしてＢ
ＰＳＧ膜４上に第２層配線となるべき多結晶シリコン層
５を形成した後、８５０℃〜９５０℃程度のｈ雰囲気中
でＰＯＣＩ、を拡散源として多結晶シリコン層５に、全
面リン拡散を行なった後、多結晶シリコン層５の温度が
８５０℃〜９５０℃程度から室温に低下する。これによ
り、熱膨張率差による応力が発生し、加えて、下地のＢ
ＰＳＧ膜４が流動性（リフロー効果）を有するため、複
合現像として、多結晶シリコン層５の表面が波打ち、特
に下地形状の段差部では応力が集中し、突起５ａが形成
されるという課題があった０次に、第３図（Ｂ）に断面
で示し、第３図（Ｃ）に平面で示すように、多結晶シリ
コン層５をフォトリソ、エツチング法、特に異方性ドラ
イエツチング法を用いて選択的に除去して第２層配線６
を選択的に形成すると、突起５ａ部にエツチング残りの
フィラメント５ｂが生じ、第２層配線６間がフィラメン
）５ｂにより電気的に導通状態になるという課題があっ
た。更に、突起５ａの存在により上層配線の断線や配線
抵抗が増大するという課題もあった。
すように、従来の半導体素子の製造方法と同様にしてＢ
ＰＳＧ膜４上に第２層配線となるべき多結晶シリコン層
５を形成した後、８５０℃〜９５０℃程度のｈ雰囲気中
でＰＯＣＩ、を拡散源として多結晶シリコン層５に、全
面リン拡散を行なった後、多結晶シリコン層５の温度が
８５０℃〜９５０℃程度から室温に低下する。これによ
り、熱膨張率差による応力が発生し、加えて、下地のＢ
ＰＳＧ膜４が流動性（リフロー効果）を有するため、複
合現像として、多結晶シリコン層５の表面が波打ち、特
に下地形状の段差部では応力が集中し、突起５ａが形成
されるという課題があった０次に、第３図（Ｂ）に断面
で示し、第３図（Ｃ）に平面で示すように、多結晶シリ
コン層５をフォトリソ、エツチング法、特に異方性ドラ
イエツチング法を用いて選択的に除去して第２層配線６
を選択的に形成すると、突起５ａ部にエツチング残りの
フィラメント５ｂが生じ、第２層配線６間がフィラメン
）５ｂにより電気的に導通状態になるという課題があっ
た。更に、突起５ａの存在により上層配線の断線や配線
抵抗が増大するという課題もあった。
又、上記突起５ａの高さとＢＰＳＧ膜４の膜厚との関係
を第４図に、全面リン拡散時のＮ、雰囲気中での熱処理
温度との関係を第５図に各々示す０両図から理解される
ように、ＢＰＳＧ膜４の膜厚が薄いほど、又、全面リン
拡散時のＮ、雰囲気中での熱処理温度が低いほど突起５
ａの高さは小さくなる。しかし、ＢＰＳＧＩＩ！ ４の
膜厚を薄くすると眉間絶縁耐圧が減少し、又、全面リン
拡散時のＮ２雰囲気中での熱処理温度を低下させると多
結晶シリコン層５におけるリン拡散が不十分となり、配
線抵抗が高くなる等の課題があった。
を第４図に、全面リン拡散時のＮ、雰囲気中での熱処理
温度との関係を第５図に各々示す０両図から理解される
ように、ＢＰＳＧ膜４の膜厚が薄いほど、又、全面リン
拡散時のＮ、雰囲気中での熱処理温度が低いほど突起５
ａの高さは小さくなる。しかし、ＢＰＳＧＩＩ！ ４の
膜厚を薄くすると眉間絶縁耐圧が減少し、又、全面リン
拡散時のＮ２雰囲気中での熱処理温度を低下させると多
結晶シリコン層５におけるリン拡散が不十分となり、配
線抵抗が高くなる等の課題があった。
本発明は、以上述べた突起が形成される課題を除去し、
信頼性の優れた半導体素子の製造方法を提供することを
目的とする。
信頼性の優れた半導体素子の製造方法を提供することを
目的とする。
（課題を解決するための手段）
本発明に係る半導体素子の製造方法は、半導体基板上に
絶縁膜を形成する第１工程と、絶縁膜上に第１層配線を
形成する第２工程と、第１層配線を含む面上にガラス膜
を形成し、熱処理によリガラスフローさせ、表面形状を
滑らかにする第３工程と、ガラス膜上にイオン・アンド
・ペーパー・デポジション法（以下、ＩＶＤ法と称す）
によりイオンの打込みと高抵抗電極材料の蒸着を同時に
行ない、第２層配線となるべき低抵抗層を形成する第４
工程とを設けたものである。
絶縁膜を形成する第１工程と、絶縁膜上に第１層配線を
形成する第２工程と、第１層配線を含む面上にガラス膜
を形成し、熱処理によリガラスフローさせ、表面形状を
滑らかにする第３工程と、ガラス膜上にイオン・アンド
・ペーパー・デポジション法（以下、ＩＶＤ法と称す）
によりイオンの打込みと高抵抗電極材料の蒸着を同時に
行ない、第２層配線となるべき低抵抗層を形成する第４
工程とを設けたものである。
（作 用）
本発明においては、ガラス膜上にＩＶＤ法によりイオン
打込みと高抵抗電極材料の蒸着を同時に行なって第２層
配線となるべき低抵抗層を形成し、従来のように高温の
熱処理を行なわないために熱応力やガラス膜のりフロー
効果が発生せず、よって表面形状の波打ちや突起の発生
を起こさない。
打込みと高抵抗電極材料の蒸着を同時に行なって第２層
配線となるべき低抵抗層を形成し、従来のように高温の
熱処理を行なわないために熱応力やガラス膜のりフロー
効果が発生せず、よって表面形状の波打ちや突起の発生
を起こさない。
（実施例）
以下、本発明の一実施例を図面に基づいて詳細に説明す
る。第１図は本発明の一実施例による各工程を示し、従
来例と同一部分には同符号を付して説明する。
る。第１図は本発明の一実施例による各工程を示し、従
来例と同一部分には同符号を付して説明する。
まず、第１図（Ａ）に示すように、シリコン基板ｌに熱
酸化膜等の絶縁膜２を厚さを０．０３μ〜０．０５μ程
度に形成し、その上に多結晶シリコン等からなる第１層
配線３を厚さ０．４ｎから０．６ｎ程度に選択的に形成
する。
酸化膜等の絶縁膜２を厚さを０．０３μ〜０．０５μ程
度に形成し、その上に多結晶シリコン等からなる第１層
配線３を厚さ０．４ｎから０．６ｎ程度に選択的に形成
する。
次に、第１図（８）に示すように、第１層配線３を含む
面上に常圧気相成長法や減圧気相成長法によりＢＰＳＧ
膜４を厚さ０．３μ〜０．６．ｆ１１程度に形成した後
、８５０℃〜９５０℃程度のＮ８や０！雰囲気中で２０
分間〜３５分間の熱処理を行ないガラスフローさせて表
面形状を滑らかにする。
面上に常圧気相成長法や減圧気相成長法によりＢＰＳＧ
膜４を厚さ０．３μ〜０．６．ｆ１１程度に形成した後
、８５０℃〜９５０℃程度のＮ８や０！雰囲気中で２０
分間〜３５分間の熱処理を行ないガラスフローさせて表
面形状を滑らかにする。
次に、第１図（Ｃ）に示すように、ＢＰＳＧ膜４上にＩ
ｖＤ法によりリンイオンの打込みと多結晶シリコンの電
子ビー１２８９着を同時に行ない、第２層配線となるべ
き低抵抗層７を厚さ０．１５μ〜０．６／−程度に形成
する。この時の多結晶シリコンの成長速度を２０人／分
以上、リンイオン打込み条件を加速度５ ＫｅＶ 〜２
０ＫｅＶ 、 ドーズ１１．ＯＸ １０１６ ｏｎｓ
／ｃｊ〜１．ＯＸ １０１６ ｏｎｓ／−とする。
ｖＤ法によりリンイオンの打込みと多結晶シリコンの電
子ビー１２８９着を同時に行ない、第２層配線となるべ
き低抵抗層７を厚さ０．１５μ〜０．６／−程度に形成
する。この時の多結晶シリコンの成長速度を２０人／分
以上、リンイオン打込み条件を加速度５ ＫｅＶ 〜２
０ＫｅＶ 、 ドーズ１１．ＯＸ １０１６ ｏｎｓ
／ｃｊ〜１．ＯＸ １０１６ ｏｎｓ／−とする。
（発明の効果）
以上のように本発明の製造方法によれば、ガラス膜上に
ＩＶＤ法によりイオンの打込みと高抵抗電橋材料の蒸着
を同時に行なって第２層配線となるべき低抵抗層を形成
するようにしたので、熱応力の発生とガラス膜のりフロ
ー効果との複合効果による表面の波打ちや突起が形成さ
れず、上層配線の分離が確実に行なわれ、上層配線の断
線や配線できる。
ＩＶＤ法によりイオンの打込みと高抵抗電橋材料の蒸着
を同時に行なって第２層配線となるべき低抵抗層を形成
するようにしたので、熱応力の発生とガラス膜のりフロ
ー効果との複合効果による表面の波打ちや突起が形成さ
れず、上層配線の分離が確実に行なわれ、上層配線の断
線や配線できる。
第１図は本発明の一実施例による半導体素子の製造方法
を示す工程図、第２図は従来例による半導体素子の工程
図、第３図は従来の多層配線のエツチング残りを示す図
、第４図は従来方法による突起高さ−ＢＰＳＧ膜厚の特
性図、第５図は従来方法による突起高さ−アニール温度
の特性図である。 図中、１・・・シリコン基板、２・・・絶縁膜、３・・
・第１層配線、４・・・ＢＰＳＧ膜、７・・・低抵抗層
。。 本’；ｌ：ＢＦＪＩｔ＞２Ｓ二＆ｔ＞ 工寺１ｆｆｉ第
１図
を示す工程図、第２図は従来例による半導体素子の工程
図、第３図は従来の多層配線のエツチング残りを示す図
、第４図は従来方法による突起高さ−ＢＰＳＧ膜厚の特
性図、第５図は従来方法による突起高さ−アニール温度
の特性図である。 図中、１・・・シリコン基板、２・・・絶縁膜、３・・
・第１層配線、４・・・ＢＰＳＧ膜、７・・・低抵抗層
。。 本’；ｌ：ＢＦＪＩｔ＞２Ｓ二＆ｔ＞ 工寺１ｆｆｉ第
１図
Claims (1)
- 半導体基板上に絶縁膜を形成する第１工程と、上記絶縁
膜上に第１層配線を形成する第２工程と、上記第１層配
線を含む面上にガラス膜を形成し、熱処理によリガラス
フローさせ、表面形状を滑らかにする第３工程と、上記
ガラス膜上にイオン打込みと高抵抗電極材料の蒸着を同
時に行なって第２層配線となるべき低抵抗層を形成する
第４工程と、を備えたことを特徴とする半導体素子の製
造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18674088A JPH0237750A (ja) | 1988-07-28 | 1988-07-28 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18674088A JPH0237750A (ja) | 1988-07-28 | 1988-07-28 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237750A true JPH0237750A (ja) | 1990-02-07 |
Family
ID=16193824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18674088A Pending JPH0237750A (ja) | 1988-07-28 | 1988-07-28 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237750A (ja) |
-
1988
- 1988-07-28 JP JP18674088A patent/JPH0237750A/ja active Pending
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