JPH0230591B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、オン・オフの制御を完全に光のみで
出来る静電誘導サイリスタを用いた半導体装置に
関する。

具体的にはpnpn四層構造で構成される従来の
サイリスタは、ゲート電極によるスイツチオフが
難しく、しかもたとえゲートによる遮断ができて
もその速度がきわめて遅いという欠点を有してい
た。これに対し、ゲートを有するダイオード構造
に構成された静電誘導サイリスタ（以下SIサイリ
スタと称す。）は、ゲートによる遮断がきわめて
容易で、しかもその遮断時間が速いという特長を
備えている。SIサイリスタの代表的構造例の断面
図を第１図に示す。

第１図ａ乃至ｄは、後述する本発明の回路構成
におけるSIサイリスタの構造例の断面図である。

第１図ａ，ｂはSIサイリスタの表面ゲート構造
の代表例の断面図である。第１図ｃは、埋め込み
ゲート構造の例、第１図ｄは、絶縁ゲート型SIサ
イリスタの断面構造例である。

第１図ａ，ｂ，ｃでp⁺領域１１及び１４はア
ノード領域、ゲート領域であり、n⁺領域１３は
カソード領域、n^-領域もしくはｉ領域１２はチ
ヤンネルを構成する。通常半導体材料はシリコン
である。１１′，１３′，１４′はAl、Mo、Ｗ、
Au等あるいはその他の金属、もしくは低抵抗ポ
リシリコンあるいはこれらの複層構造からなるア
ノード電極、カソード電極、ゲート電極である。
１５は、SiO₂、Si₃N₄、Al₂O₃、AlNなどあるい
はその他の絶縁層、もしくはこれらの複合絶縁層
もしくは複層絶縁層である。ｎ領域１６は、比較
的不純物密度が高く、薄い層に形成され、アノー
ドからのホール注入を抑えるための層である。

第１図ｄで、p⁺領域２１はアノード領域、ｉ
領域２２はチヤンネルを構成する領域であり、
n⁺領域２３はカソード領域、ｎ領域２７はアノ
ードからのホール注入を抑えるための領域であ
る。ｐ領域２８は、図中垂直方向所定の個所で表
面に到達する構造となつており、通常カソード領
域と電極により直結されることが多い。２５は、
前述した絶縁層である。２１′，２３′，２４は前
述したアノード電極、カソード電極、絶縁ゲート
電極である。こうしたSIサイリスタの動作や、各
領域の寸法、不純物密度については、本発明者等
による特公昭62―21275号「静電誘導サイリスタ」
の明細書に詳述されている。

SIサイリスタは、カソード近傍の電位分布をゲ
ート電圧で制御して、導電、遮断を制御すること
から、容易に直流電流の遮断が行なえ、しかもそ
の速度が速いという特長を有している。第１図ａ
の構造では、順方向阻止電圧及び逆方向耐圧が
略々同程度のものが作れるが、第１図ｂ，ｃ，ｄ
の構造では第１図ａの構造にくらべて、同じ順方
向阻止電圧をほぼ半分の厚さの素子で実現でき
て、動作速度の速さ、順方向降下電圧が小さいこ
となどきわめて優れているが、逆方向耐圧が小さ
くなるという欠点を有している。したがつて、第
１図ｂ，ｃ，ｄのSIサイリスタで、逆方向耐圧を
要求されるところに使うには、直列にシヨツトキ
ダイオードなどを接続して使うことになる。

第２図ａ，ｂに接合型及び絶縁ゲート型SIサイ
リスタのシンボルマークを示す。静電誘導トラン
ジスタ（以下SITと称す。）のドレイン側にダイ
オードが形成された形になつている。

第３図に、従来良く知られている光感応半導体
素子の代表的な構造例を示す。第３図ａ乃至ｄ
は、後述する本発明の回路構成におけるSIサイリ
スタのゲートに集積化もしくは接続される光感応
素子の構造例を示している。ａは光導電素子であ
る。n⁺領域３１の上に殆んど絶縁体と見なせる
程度のｉ領域３２が設けられている。３１′，３
２′はオーミツク電極であり、この例では、３
２′はIn₂O₃、SnO₂等の透明電極になつている。
３２′がオーミツク電極となりにくい時は、ｉ領
域３２の表面にごく薄く、n⁺領域を設けてから
透明電極３２′を設けてもよい。光が照射されて、
ｉ領域３２に電子・ホール対が生成されると、電
流が流れるようになる。このａ図で、電極３２′
がシヨツトキ電極となつているときは、シヨツト
キ電極側を３１′にくらべて電位が低くなるよう
に電圧を印加すれば、光に感応するシヨツトキダ
イオードとしても動作する。Ｌは入射させる光を
表している。ｂ図は、光トランジスタである。
n⁺領域４４、ｐ領域４３、n^-領域４２、n⁺領域
４１はそれぞれエミツタ領域、ベース領域、高抵
抗層、コレクタ領域である。４１′はコレクタ電
極、４４′はエミツタの透明電極である。n⁺領域
４４、ｐ領域４３は、通常のバイポーラトランジ
スタ同様薄くなされている。光は殆んど、n^-領
域４２に吸収される。４１′に正電圧が加わつて
いると、光励起された電子は、n⁺コレクタ領域
に流れて吸収され、ホールは浮遊領域となつてい
るｐベース領域に流れ込み、蓄積される。ホール
が過剰に蓄積されると、ベース領域の電子に対す
る電位障壁は低下し、エミツタ領域からベース領
域に電子が流れ込み、コレクタ領域に流れるよう
になる。ｃ図は光で励起されるサイリスタであ
る。n⁺領域５５、p⁺領域５１がカソード領域、
アノード領域である。５５′は透明電極、５１′は
アノード電極である。５１′に正電圧が印加され
ている状態で、光照射されると、ｉ領域で光励起
された電子及びホールは、それぞれｎ領域５２及
びｐ領域５４にながれ込む。それぞれ障壁電位が
下がつて、カソード領域から電子が、アノード領
域からホールが注入されることになつて導通す
る。ｃ図の光サイリスタが、両側にキヤリア注入
の増幅機構をもつているので。もつとも光に対す
る感度が高い。ｄ図はp⁺in⁺光ダイオードの例で
ある。６３′は透明電極、６１′は電極である。６
１′が正電圧に印加される。ａ，ｂ，ｃ，ｄのい
ずれの場合も照射される光の大部分は、ｉ領域も
しくはn^-領域で吸収され、電子、ホール対を生
成する。したがつて、この領域の電界強度をなだ
れ電界よりやや低い程度にしておけば、なだれ増
倍機構によりキヤリアが多量に発生するから、感
度は一層良くなる。第３図は、ごく代表的なしか
ももつとも簡単な例を示したものであるから、他
に多数の変形があることはもちろんである。光ボ
ルタイツク効果を示す光感応形の半導体素子でも
ちろんよい。

これまでに、SIサイリスタと光感応形半導体素
子を説明した。SIサイリスタは動作電圧・電流を
ともに大きくして、しかも高速度のスイツチング
が行なえるということできわめて特長的である。
しかし、直流送電のような大電力の応用を考える
と、１個のSIサイリスタで、この大電力を全部取
り扱うことはほとんど困難である。したがつて、
たとえば、順方向阻止電圧5000ボルトとかあるい
は10000ボルト、導電時の電流1000Aといつたよ
うなSIサイリスタを複数個直列に接続して、耐圧
をかせぎ、これらを並列にさらに接続することに
よつて電流をかせぐというように、SIサイリスタ
の直並列接続が必要になる。サイリスタを多数直
並列した場合、全部のサイリスタが同期してオ
ン・オフすることが重要で、１個でも同期からず
れると、そのサイリスタに負荷が集中し、そのサ
イリスタが焼損し、ひいては次々に他のサイリス
タの焼損を引き起こし、大事故に至る。こうした
時には、SIサイリスタの導通・遮断の制御を電気
信号で行うよりは、光で制御する方が同期が容易
になつてくる。また従来の大電力用SIサイリスタ
ではゲート回路にも大電流が流れるため、実際の
実装レベルでのゲート回路は極めて大規模かつ複
雑となり、安全用の保護回路も増大し、多数のサ
イリスタの直並列接続が困難となる。一方、光で
制御するSIサイリスタに関しては、すでに本願発
明者等によつて、特公昭61―1908号「静電誘導形
光サイリスタ」出願明細書に記載されている。し
かるに上記特公昭61―1908号記載の発明は、光で
制御する際の方式は、ターンオン動作すなわち光
トリガ動作に関しており、ターンオフ動作に関し
ては、ゲート回路による電気的なターンオフによ
る方式を取つている。即ち、光で導通は行なつて
いるが、遮断に関しては、電気的なゲートターン
オフを行なつている。

本発明の目的は、光で導通・遮断が制御できる
静電誘導サイリスタ及び静電誘導サイリスタを含
む装置を提供することである。

本発明の別の目的は、ターン・オフ時にゲート
から過剰な小数キヤリアの注入が無く、かつター
ン・オフ時に小数キヤリアの吸い出しが充分にな
され、高速スイツチング可能な光制御静電誘導サ
イリスタを含む装置を提供することである。本発
明のさらに別の目的は、大電力用にサイリスタを
直並列接続した場合、全部のサイリスタの同期が
容易な静電誘導サイリスタを含む装置を提供する
ことである。

本発明のさらに別の目的はゲート駆動回路を単
純化し、かつ大電力用ホツトラインとゲート駆動
信号の分離を容易にし、サイリスタの多数の直並
列接続が可能な静電誘導サイリスタを含む装置を
提供することである。

以下図面を参照しながら本発明を詳細に説明す
る。

第４図は、SIサイリスタのゲートに、前述した
光感応形半導体素子が接続されている、本発明の
光により動作が制御されるSIサイリスタの回路例
である。第４図で、ＱはSIサイリスタ、D₁，D₂
は光感応形半導体素子である。Vgはバイアス電
源である。SIサイリスタには各種のものがあるか
ら、それらに合せて、Vgの値は選べばよい。た
とえば、順方向電圧5000ボルトをゲートに逆ゲー
トバイアス−30ボルト加えることで阻止できるも
のであれば、Vgは−30ボルト程度の値に選べば
よい。

第４図ａは、光感応素子がSIサイリスタのゲー
トに、直列及び並列に接続された例である。光の
照射は相補的関係にある。すなわち、D₁に光が
照射されているときは、D₂には光は照射されず、
D₂に光が照射されているときには、D₁には光は
照射されていない。D₁が導通状態にあるときは、
D₂は遮断状態にあるという関係になつている。
D₁が導通状態のときは、SIサイリスタは遮断さ
れている。D₂が導通状態にあるときは、SIサイ
リスタは導通状態にある。

SIサイリスタが、第１図ｂ，ｃ，ｄの例のよう
にあまり逆方向耐圧が高くない場合で、しかも動
作時に逆方向耐圧を要求される場合には、第４図
ｂのように、シヨツトキダイオードなどをSIサイ
リスタと直列に接続しておけばよい。

たとえば、最大順方向阻止電圧5000ボルトのSI
サイリスタで、100万ボルトの直流送電の交流・
直流変換装置を構成するときには、少なくとも
200個のSIサイリスタを直列に接続しなければな
らない。こうしたときには、第５図に示すよう
に、SIサイリスタを直列に必要個数だけ接続すれ
ばよい。ゲートの制御が光で行なわれるから、た
とえ多数子直列に接続されていても、全部のSIサ
イリスタを同時に、同期させて動作させることは
容易である。またゲート制御回路を構成する大電
流用の配線とか抵抗も無いので、ゲート制御回路
が簡単、軽量になるので、多数の直列接続が容易
となる。光照射は、光感応素子の所定の個所に均
一に照射されるように光フアイバ等で、光を導け
ばよい。いずれにしても、それほど速い動作では
ないので、クラツド型フアイバで十分である。ま
た、クラツド型の方が、フアイバ断面内の光強度
が均一になり易い。もちろん、用途によつては、
集束性フアイバを使うことも有効である。第５図
ｂは、直列に接続されたSIサイリスタに並列に抵
抗R_oが接続された例である。これはSIサイリス
タが遮断状態にあるとき、各SIサイリスタに加わ
る電圧が均一になるように等しい値の抵抗を並列
に接続しているのである。抵抗値は、遮断状態に
あるSIサイリスタの抵抗値より小さいと見なせる
限りは大きい程よい。たとえば1MΩとかいうよ
うな値に選ばれる。もちろん用途によつては、こ
れより大きくても、小さくてもよい。

第５図の例は、第４図ａの例で直列接続した例
を示したが、第４図のｂでもよいことはもちんで
ある。

さらに、大きな電流を取り扱うときは、第５図
のように構成したものを必要な数だけ並列に接続
すればよい。この場合も、ゲート駆動回路が簡単
化され、かつホツトラインと駆動信号が分離され
ているので、極めて多くのサイリスタの直並列接
続が容易に出来る。第４図、第５図はすべて接合
型SIサイリスタで書れているが、MOSSIサイリ
スタでもよい。

これまでSIサイリスタのゲートに光感応形半導
体素子を接続することによつて、光で制御される
SIサイリスタの回路を構成する例を述べた。SIサ
イリスタ自身を、光で制御される素子にすること
ができることはいうまでもない。

その場合には第４図、第５図の動作において、
当然、サイリスタを導通状態に遷移させる場合に
はサイリスタに光を導入する手段を設け、直接光
照射を行なう動作が含まれることになる。

第１図ａ，ｂ，ｃ，ｄに示した構造で、どちら
の側でも透明電極で構成して、光が高抵抗領域に
到達するようにしてやればただちに、光で制御さ
れるSIサイリスタとなる。光を照射する側は、カ
ソード側でもアノード側でもよい。どちらかの側
を透明電極にすればよいわけである。半導体材料
がSiであれば、所定の光の入射深さは20〜30μm
程度である。したがつて、第１図の構造で、アノ
ード側から光照射させる場合には、p⁺領域１１
の厚さもしくは、p⁺領域１１とｎ領域１６（p⁺
領域２１とｎ領域２７）の厚さの和はできるだけ
薄いことが望ましく、少なくとも光の入射深さよ
り十分薄くなければならない。たとえば、ｐ領域
厚さ1μm程度以下、不純物密度１×10¹⁹cm^-3程度
以上、ｎ領域１６の厚さ1μm程度以下、不純物密
度１×10¹⁶cm^-3程度以上といつたように選択す
る。ゲート領域の深さは、ゲート間隔やその領域
の不純物密度にもよることではあるが、通常数
μm程度である。したがつて電極を透明にすれば、
光で制御できるようになる。In₂O₃やSnO₂の透明
電極だけでは抵抗が高くなるような時には、要
所々々にAl等の金属電極を配置すればよい。第
１図ｂの例で説明する。光照射によりｉ領域１２
に電子・ホール対が生成される。アノードに正電
圧が印加されていれば、生成された電子はｎ領域
１６に流れ込み、ｎ領域１６を負に帯電する。あ
る程度、帯電量が多くなるとアノード領域からホ
ール注入が起るようになる。光励起されたホール
とアノードから注入されたホールがカソード側に
向つて流れる。一部はp⁺ゲート領域に流れ、一
部はカソード領域に流れる。このときカソード全
面にできていた電子に対する障壁が低下する。カ
ソードから電子注入が起り始め、導通状態にな
る。導通時の順方向降下電圧をより小さくするに
は、ゲート・ソース間に所定の大きさの抵抗を挿
入しておけばよい。挿入抵抗の大きさRgiは、ゲ
ートに流れる電流Igとしたとき、RgiIgがゲート
に印加されている逆バイアスに略々等しいように
しておけばよい。このゲート・ソース間抵抗はポ
リシリコンで作れば容易に作ることができる。第
１図ａ，ｃ，ｄも同様に設計すればよい。第１図
ｄでは、ｐ領域２８とカソード領域２３の間に抵
抗を挿入する。

第６図乃至第８図は、第１図ａ乃至ｄと同様、
本発明におけるSIサイリスタの構造例を示してい
る。

第１図の構造にくらべて、ゲートに流れる電流
を減少させて主電流を大きくする構造を第６図に
示す。p⁺ゲート領域１４の下面にSiO₂等の絶縁
層１７が設けられた構造になつている。ゲート・
カソード間には、ポリシリコン抵抗が挿入される
構造になつている。図中垂直方向の所定の個所に
ポリシリコン抵抗が設けられている。等価回路は
第６図ｂのようになつている。もちろん、ゲー
ト・カソード間抵抗Rgiは、外部に接続して使つ
てもよいわけである。

ゲート・カソード間に抵抗を接続するのではな
く、カソード側の電位障壁もキヤリアの蓄積で消
滅させる例を第７図に示す。ゲート電極１４にた
とえば負電圧が加わつているわけであるがこの電
圧は、ゲート近傍に流れ込むホールによつて完全
にマスクされ、カソード全面の電位障壁は消滅
し、カソードからの電子注入が激しく起る。アノ
ードからのホール注入の機構はこれまでの例と同
じである。１５は絶縁領域である。

第６図及び第７図では、カソード側からの光入
射が行えるように、電極１３′，１４′は、低抵抗
ポリシリコンやIn₂O₃、SnO₂等の透明電極で作ら
れている。アノード側からのヒートシンクが行え
るようにとのことから、このようにしている。も
し、ヒートシンクついて、あまりこだわる必要が
ない場合には、アノード電極を透明電極にして、
アノード側から光照射すればよい。もちろん両面
から光照射できるようにしてもよいことはいうま
でもない。

第６図及び第７図では、カソード側にだけゲー
トを設けた構造を示したが、カソード側にもゲー
ト構造を設けてもよい。ｎ領域１６に蓄積された
電子はこのままでは再結合等による消滅をまたな
ければならない。アノード側もゲート構造を導入
すればこうしたことがなくなる。その例を第８図
に示す。アノード側にも、p⁺アノード領域１１
に隣接して、n⁺ゲート領域１８が設けられてい
る。絶縁領域１９が設けられている。カソード側
同様にアノード側にもアノード領域１１とn⁺領
域１８に逆バイアスを加えるのであれば、領域１
２はn^-でなくて非常に抵抗の高いｉ領域でもよ
い。第８図の構造では、p⁺領域１１とn⁺領域１
８の間にポリシリコン抵抗を作り込んでおけばよ
い。領域１２や１６の不純物密度や厚さは、特開
昭55―99774号「静電誘導サイリスタ」出願明細
書や特開昭55―108768号「静電誘導サイリスタ」
出願明細書に記述したように選択すればよい。本
願発明の主旨は、光でクエンチ（光でオフ）でき
るようにSIサイリスタのゲートに光感応素子を集
積化もしくは接続し、サイリスタがオン状態のと
きサイリスタのゲートにたまつているキヤリアを
このサイリスタのゲートに接続された光感応素子
に光を照射して導通させて、放電させることによ
つてサイリスタをオフしている点にある。即ち、
実施例第４図ａ及びｂ及び第５図ａ及びｂに示さ
れている回路構成が本発明の主要部分である。結
局において本発明では、光によつてターン・オフ
する点、しかも光によつてゲートターン・オフと
いう点すなわち全部光で制御している点が重要な
部分になつているわけで特に大電力のホツトライ
ンを完全に光で制御出来る点は安全対策上、ある
いは装置構成上極めて重要な点である。

本発明の光により制御されるSIサイリスタの構
成が、ここで記載した例に限らないことはもちろ
んである。第４図及び第５図に示す光感応半導体
素子に、光制御SIサイリスタを用いてもよいこと
はもちろんである。また、導電型をまつたく反転
したものでもよいことはいうまでもない。電圧の
極性を反転すればよいわけである。接合型の場
合、カソード・ゲート間にSiO₂などの絶縁層を
はさむことは、容量が減少し、同時に耐圧が高く
なることなどから好ましい。また接合ゲート型で
も切り込み領域にゲートを設けることも有効であ
る。アノード側にゲートを設ける構造でも、絶縁
層をはさむことは有効な場合が多い。接合ゲート
の場合、pn接合でなく、シヨツトキゲートでも
よい。

SIサイリスタを制御する光源は、半導体中に電
子ホール対を生成できて、しかも高速でスイツチ
ングできるものであればよい。半導体レーザでも
発光ダイオードでもよい。たとえばGaAlAs系の
ヘテロ接合レーザでも、あるいは発光ダイオード
でもよい。もちろん、その他材料による半導体レ
ーザでも発光ダイオードでもよい。もちろん、他
のレーザでもよい。要するに必要な強度が得られ
ている光源で高速変調のできるものならよいわけ
である。ものによつては、固体、気体のレーザで
もよい。これらの光を直接照射してもよいが、フ
アイバによつて所定の個所まで導いてもよい。

本発明の光制御SIサイリスタは、従来公知のリ
ソグラフイ技術、拡散・イオン注入技術、結晶技
術、エピ成長技術、エツチング技術、酸化技術、
CVD技術、配線技術などで容易に製造できる。

本発明によれば大電圧、大電流の高速スイツチ
ングが行なえるSIサイリスタを光で制御できるよ
うにしているので、SIサイリスタを複数個直列も
しくは並列、あるいは直並列に接続するときに全
部のSIサイリスタを同期させることが容易できわ
めて有効な技術であり、直流送電などの大電力の
交流・直流変換装置を構成する上で、その工業的
価値は高い。

本発明によれば、ターン・オフ時にはゲートは
順バイアスにならないため、過剰な少数キヤリア
が注入されず、かつターン・オフ時にはゲートか
ら少数キヤリアが効率良く吸い出されるので極め
て高速な動作が可能となる。

本発明によれば、ゲート駆動回路に余分な抵抗
が接続されていないので極めて高速なスイツチン
グができる。

本発明によれば、ゲート駆動回路が簡単、軽量
であり、しかもホツトラインと駆動信号ラインが
光で分離されているため、多数のサイリスタの直
並列が容易である。

【図面の簡単な説明】

第１図ａ乃至ｄは静電誘導サイリスタの断面構
造例、第２図ａ，ｂは静電誘導サイリスタのシン
ボルマーク、第３図は各種光制御半導体素子でａ
は光導電素子、ｂは光トランジスタ、ｃは光サイ
リスタ、ｄは光ダイオート、第４図ａ，ｂは本発
明の回路構成、第５図ａ，ｂは本発明の実施例で
あつてゲートに光感応半導体素子を含むSIサイリ
スタ回路を直列接続した例、第６図ａ及び第７
図、第８図は本発明の主要部である回路構成中の
静電誘導サイリスタ部分の構造例を示す図、第６
図ｂは順方向電圧降下を低くする回路説明図であ
る。

Claims (1)

1. 【特許請求の範囲】 １ 第１の光感応半導体素子D₁とそれに直列に
   接続された逆ゲートバイアス電源のみからなる第
   １のゲート回路が静電誘導サイリスタのゲート・
   カソード間に並列に接続され、かつ第２の光感応
   半導体素子D₂のみから成る第２のゲート回路が
   前記静電誘導サイリスタのゲート・カソードに接
   続された構成において、前記第１及び第２の光感
   応半導体素子にそれぞれ光を照射する第１及び第
   ２の手段を備え、前記第１の光感応半導体素子
   D₁に光パルスL₁が照射されてD₁が導通状態にあ
   るときは前記第２の光感応半導体素子D₂には光
   は照射されずD₂は遮断状態にあり、前記D₂に光
   パルスL₂が照射されてD₂が導通状態にある時は
   前記D₁には光は照射されずD₁は遮断状態にあり、
   前記L₁の照射と前記L₂の照射の関係および前記
   D₁の導通状態と前記D₂の導通状態との関係はそ
   れぞれ互いに相補的関係にあつて、前記D₁が導
   通状態にあるときは前記静電誘導サイリスタは遮
   断され、前記D₂が導通状態にあるときは前記静
   電誘導サイリスタは導通状態にあることを特徴と
   する静電誘導サイリスタを含む半導体装置。 ２ 前記静電誘導サイリスタに直列に所定の逆耐
   圧を持つシヨツトキーダイオードもしくはpinダ
   イオードを接続したことを特徴とする前記特許請
   求の範囲第１項の静電誘導サイリスタを含む半導
   体装置。 ３ 前記第１項乃至第２項のいずれか一項に記載
   の静電誘導サイリスタを含む半導体装置が複数個
   直列に接続されたことを特徴とする静電誘導サイ
   リスタを含む半導体装置。 ４ 前記複数個の静電誘導サイリスタがすべて遮
   断状態にあるとき各静電誘導サイリスタに加わる
   電圧が均一になるべく、等しい値の抵抗R_oを
   各々の静電誘導サイリスタのアノード・カソード
   間に並列に接続したことを特徴とする前記特許請
   求の範囲第３項記載の静電誘導サイリスタを含む
   半導体装置。 ５ 前記特許請求の範囲第４項記載の静電誘導サ
   イリスタを含む半導体装置がさらに並列に接続さ
   れたことを特徴とする静電誘導サイリスタを含む
   半導体装置。 ６ 前記光感応素子への光照射が、光フアイバに
   よつて導かれていることを特徴とする前記特許請
   求の範囲第１項乃至第５項のいずれか一項に記載
   の静電誘導サイリスタを含む半導体装置。 ７ 前記光感応半導体素子に光制御静電誘導サイ
   リスタを用いたことを特徴とする前記特許請求の
   範囲第１項乃至第６項のいずれか一項に記載の静
   電誘導サイリスタを含む半導体装置。 ８ 前記静電誘導サイリスタが、表面接合ゲート
   構造を有することを特徴とする前記特許請求の範
   囲第１項乃至第７項のいずれか一項に記載の静電
   誘導サイリスタを含む半導体装置。 ９ 前記静電誘導サイリスタが埋め込みゲート構
   造を有することを特徴とする前記特許請求の範囲
   第１項乃至第７項のいずれか一項に記載の静電誘
   導サイリスタを含む半導体装置。 １０ 前記静電誘導サイリスタが絶縁ゲート構造
   を有することを特徴とする前記特許請求の範囲第
   １項乃至第７項のいずれか一項に記載の静電誘導
   サイリスタを含む半導体装置。 １１ 前記静電誘導サイリスタが光制御静電誘導
   サイリスタであることを特徴とする前記特許請求
   の範囲第１項乃至第７項のいずれか一項に記載の
   静電誘導サイリスタを含む半導体装置。 １２ 前記静電誘導サイリスタが光制御静電誘導
   サイリスタであつて、かつ光を照射する手段を備
   え、光パルスを直接導入することで導通状態に遷
   移する動作を含むことを特徴とする前記特許請求
   の範囲第１項乃至第７項のいずれか一項に記載の
   静電誘導サイリスタを含む半導体装置。