JPH02300813A - Ｃｍｏｓ入力型ｉｃおよび電源切替回路 - Google Patents
Ｃｍｏｓ入力型ｉｃおよび電源切替回路Info
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- JPH02300813A JPH02300813A JP1121865A JP12186589A JPH02300813A JP H02300813 A JPH02300813 A JP H02300813A JP 1121865 A JP1121865 A JP 1121865A JP 12186589 A JP12186589 A JP 12186589A JP H02300813 A JPH02300813 A JP H02300813A
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- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
- H02J9/04—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、少なくともその人力段にＣＭＯＳ回路を用い
たＣＭＯＳ入力型ＩＣおよびその電源切替回路に関する
。
たＣＭＯＳ入力型ＩＣおよびその電源切替回路に関する
。
［従来の技術］
ＣＭ ＯＳ入力型ＩＣは、今１コ各種分野に幅広く用い
られており、特にカスタムＩＣではＣＭ ＯＳ入力型が
その主流を占めている。
られており、特にカスタムＩＣではＣＭ ＯＳ入力型が
その主流を占めている。
特に、ＣＭＯＳプロセスで作られたカスタムＩＣは、通
常動作時の消費電力が非常に小さいことから、ＣＭＯＳ
型Ｏ３タムＩＣは、電源の容量が限られるような場合の
ＳＲＡＭのコントロール用として幅広く用いられている
。この種の回路は、主電源の電圧が何等かの原因で低下
１．た際、ＳＲＡＭ内のデータが消去されることがない
ようバックアップ電源を備えている。そ（２て、主電源
の電圧低下時に、カスタムＩＣおよびＳＲＡＭの電源を
、主電源からバックアップ電源へ切替えるよう構成され
ている。
常動作時の消費電力が非常に小さいことから、ＣＭＯＳ
型Ｏ３タムＩＣは、電源の容量が限られるような場合の
ＳＲＡＭのコントロール用として幅広く用いられている
。この種の回路は、主電源の電圧が何等かの原因で低下
１．た際、ＳＲＡＭ内のデータが消去されることがない
ようバックアップ電源を備えている。そ（２て、主電源
の電圧低下時に、カスタムＩＣおよびＳＲＡＭの電源を
、主電源からバックアップ電源へ切替えるよう構成され
ている。
しかし、従来のＣＭＯ８型Ｏ８タムＩＣは、主電源から
バックアップ電源に切替える際、その人力バッファに比
較的大きなラッシュカレントが数十ｍｍ５ｅｃ流れ、バ
ックアップ電源の電圧降下を引き起す。このため、バッ
クアップ電源を使用しても、ＳＲＡＭ内のデータが破壊
されてしまうという問題があった。
バックアップ電源に切替える際、その人力バッファに比
較的大きなラッシュカレントが数十ｍｍ５ｅｃ流れ、バ
ックアップ電源の電圧降下を引き起す。このため、バッ
クアップ電源を使用しても、ＳＲＡＭ内のデータが破壊
されてしまうという問題があった。
特に、このタイプの回路は、テレビゲーム用のカートリ
ッジに用いられることが多く、この場合にゲームカート
リッジ内のＳ Ｒ，Ａ Ｍ内のデータが破壊されると、
プレイヤーはせっかく途中まで行ったゲームを再度初め
からやり直さなければならなくなるため、その対策が必
要とされた。
ッジに用いられることが多く、この場合にゲームカート
リッジ内のＳ Ｒ，Ａ Ｍ内のデータが破壊されると、
プレイヤーはせっかく途中まで行ったゲームを再度初め
からやり直さなければならなくなるため、その対策が必
要とされた。
第４図には、ＳＲＡＭコントロール用として用いられる
従来のＣＭＯ５Ｉ２カスタムＩＣの一例が示されており
、このカスタムＩＣｌ０は、電源端子１２と、複数の入
力端子１ｔ−１，１４−２゜・・・１４−ｎとを有する
。
従来のＣＭＯ５Ｉ２カスタムＩＣの一例が示されており
、このカスタムＩＣｌ０は、電源端子１２と、複数の入
力端子１ｔ−１，１４−２゜・・・１４−ｎとを有する
。
前記電源端子１２は、容量の大きな主電源に接続されて
いる。そして、各入力端子１４−１゜１４−２．・・・
１４−ｎから入力される信号ＳＩ。
いる。そして、各入力端子１４−１゜１４−２．・・・
１４−ｎから入力される信号ＳＩ。
Ｓ２．・・・Ｓ７は、人力バッファとして用いられるイ
ンバータ回路１６−１．１６−２．・・・１６−ロを介
してその内部の演算制御回路１８に入力され、ここで各
種の演算制御動作が行われ、図示１．ないＳＲＡＭの制
御が行われる。
ンバータ回路１６−１．１６−２．・・・１６−ロを介
してその内部の演算制御回路１８に入力され、ここで各
種の演算制御動作が行われ、図示１．ないＳＲＡＭの制
御が行われる。
そして、主電源がＯＦＦされると、このカスタムＩＣｌ
０および図示しないＳＲＡＭは、その電源端子１２がバ
ックアップ電源に接続され、ＳＲＡＭ内に書き込まれて
いるデータを保持するよう動作する。
０および図示しないＳＲＡＭは、その電源端子１２がバ
ックアップ電源に接続され、ＳＲＡＭ内に書き込まれて
いるデータを保持するよう動作する。
ところで、前記入力バッファ（第４図ではインバータ回
路１６）は、電源ラインにＰチャンネルＭＯ８−ＦＥＴ
のソースが、またアースラインＮチャンネルＭＯ３−Ｆ
ＥＴのソースが接続されており、さらに前Ｓ己Ｐチャン
ネルＭＯ３−ＦＥＴのドレインと、ＮチャンネルＭＯ３
−ＦＥＴのドレインとが接続されている。
路１６）は、電源ラインにＰチャンネルＭＯ８−ＦＥＴ
のソースが、またアースラインＮチャンネルＭＯ３−Ｆ
ＥＴのソースが接続されており、さらに前Ｓ己Ｐチャン
ネルＭＯ３−ＦＥＴのドレインと、ＮチャンネルＭＯ３
−ＦＥＴのドレインとが接続されている。
これらＰチャンネルおよびＮチャンネルＭＯ３−ＦＥＴ
には、ゲート電圧が変化してオン状態からオフ状態に切
替わる途中に、両方ともオン状態になる遷移領域が存在
し、この遷移領域において１源ラインとアースラインが
導通状態になり、ラッシュカレントが流れるのである。
には、ゲート電圧が変化してオン状態からオフ状態に切
替わる途中に、両方ともオン状態になる遷移領域が存在
し、この遷移領域において１源ラインとアースラインが
導通状態になり、ラッシュカレントが流れるのである。
通常、ゲート電圧は瞬間的に切替わるので、このラッシ
ュカレントが流れる時間も極めて短時間であり、それほ
ど問題はない。
ュカレントが流れる時間も極めて短時間であり、それほ
ど問題はない。
しかし、主電源がＯＦＦされたような状態では、入力電
圧は不安定になり、ゲート電圧が長時間に亘って遷移領
域に滞留するという事態が生じることがある。
圧は不安定になり、ゲート電圧が長時間に亘って遷移領
域に滞留するという事態が生じることがある。
第６図には、入力バッファとして用いられる６Ｍ０５回
路の最も単純な形であるインバータ回路１６が示されて
いる。同図において、ＴｒＡはＰチャンネル、ＴｒＢｌ
、ｔＮチャンネルＭＯ３−ＦＥＴである。
路の最も単純な形であるインバータ回路１６が示されて
いる。同図において、ＴｒＡはＰチャンネル、ＴｒＢｌ
、ｔＮチャンネルＭＯ３−ＦＥＴである。
このインバータ回路１６は、ｉｎ（ゲート電圧）がＨレ
ベルの場合には、ＴｒＢがＱＮ、ＴｒＡがＯＦＦとなり
、ｏｕｔ（ドレイン）がアースラインと導通し、Ｌレベ
ルになる。また、ｉｎがＬレベルの場合には、ＴｒＡが
ＯＮ、ＴｒＢがＯＦＦとなり、ｏｕｔが電源ラインと導
通しＨレベルになる。前記ＴｒＡの閾値は、通常ＴｒＢ
の閾値より高いため、両方のＯＮ状態が重複する遷移領
域が存在する。この遷移領域において電源ラインとアー
スラインが導通状態になり、ラッシュカレントが流れる
のである。
ベルの場合には、ＴｒＢがＱＮ、ＴｒＡがＯＦＦとなり
、ｏｕｔ（ドレイン）がアースラインと導通し、Ｌレベ
ルになる。また、ｉｎがＬレベルの場合には、ＴｒＡが
ＯＮ、ＴｒＢがＯＦＦとなり、ｏｕｔが電源ラインと導
通しＨレベルになる。前記ＴｒＡの閾値は、通常ＴｒＢ
の閾値より高いため、両方のＯＮ状態が重複する遷移領
域が存在する。この遷移領域において電源ラインとアー
スラインが導通状態になり、ラッシュカレントが流れる
のである。
前述したように、前記ＴｒＡ、ＴｒＢのゲート電圧は瞬
間的に切替わるので、それほど問題はないが、主電源が
ＯＦＦされたような状態では、入力端子は不安定になり
、ゲート電圧が長時間に亘って遷移領域に滞留するとい
う事態が生じる。
間的に切替わるので、それほど問題はないが、主電源が
ＯＦＦされたような状態では、入力端子は不安定になり
、ゲート電圧が長時間に亘って遷移領域に滞留するとい
う事態が生じる。
第７図には、ＣＭＯ５人力型ＩＣの電源が、例えば、５
Ｖの主電源から３■のバックアップ電源に切替わる際に
おける、入力部インバータ回路１６の遷移領域（ラッシ
ュカレントが流れる領域）の変化と、入力端子１４−１
．１１−２．・・・１４−ｎに入力される信号の電圧変
化が示されている。
Ｖの主電源から３■のバックアップ電源に切替わる際に
おける、入力部インバータ回路１６の遷移領域（ラッシ
ュカレントが流れる領域）の変化と、入力端子１４−１
．１１−２．・・・１４−ｎに入力される信号の電圧変
化が示されている。
ＣＭＯ８入力型ＩＣの入力端子１４〜１，１４−２．・
・・１４−ｎに入力される信号の電圧は、回路の性質の
違いにより前記遷移領域の変化とは異なった速度で変化
する。
・・１４−ｎに入力される信号の電圧は、回路の性質の
違いにより前記遷移領域の変化とは異なった速度で変化
する。
特にＣＭＯ５入力型ＩＣの前段の回路は、通常バックア
ップ電源が供給されないので、主電源が切れると信号電
圧は状態によっては発振をすることもあり、いかなる変
化をするかは予測困難である。
ップ電源が供給されないので、主電源が切れると信号電
圧は状態によっては発振をすることもあり、いかなる変
化をするかは予測困難である。
第７図（Ａ）、（Ｂ）、（Ｃ）には、入力端子１ｆ−１
，１４−２，・・・１４−ｎに入力される信号電圧がＨ
レベルから徐々に下降する場合、Ｌレベルから発振する
場合、Ｈレベルから発振する場合の３つの変化の態様が
示されている。
，１４−２，・・・１４−ｎに入力される信号電圧がＨ
レベルから徐々に下降する場合、Ｌレベルから発振する
場合、Ｈレベルから発振する場合の３つの変化の態様が
示されている。
同図（Ａ）では、入力される信号電圧が長時間に亘って
遷移領域を横切り、同図（Ｂ）、（Ｃ）では何回も遷移
領域に突入して、結果的に長時間に負って遷移領域に滞
留する。
遷移領域を横切り、同図（Ｂ）、（Ｃ）では何回も遷移
領域に突入して、結果的に長時間に負って遷移領域に滞
留する。
このように、入力信号が長時間に亘って遷移領域に滞留
すると、ＣＭＯＳ入力型ＩＣ内では、長時間に亘って電
源ラインからアースラインに向ってラッシュカレントが
流れることになり、容量の小さなバックアップ電源はこ
の電力消費に耐えられず、電圧が大きく低下してしまう
。
すると、ＣＭＯＳ入力型ＩＣ内では、長時間に亘って電
源ラインからアースラインに向ってラッシュカレントが
流れることになり、容量の小さなバックアップ電源はこ
の電力消費に耐えられず、電圧が大きく低下してしまう
。
以上は、人力部の回路がインバータ回路である場合を例
にとり説明したが、その他の回路であっても、同様であ
る。これは、ＣＭＯ５入力型ＩＣの電源ラインが、Ｐチ
ャンネルＭＯ３−ＦＥＴのソース、ドレイン、Ｎチャン
ネルＭＯ８−ＦＥＴのドレイン、ソースを介してアース
ラインに接続されているため、同様に長時間のラッシュ
カレントが流れ、バックアップ電源の電圧が大きく低下
するからである。
にとり説明したが、その他の回路であっても、同様であ
る。これは、ＣＭＯ５入力型ＩＣの電源ラインが、Ｐチ
ャンネルＭＯ３−ＦＥＴのソース、ドレイン、Ｎチャン
ネルＭＯ８−ＦＥＴのドレイン、ソースを介してアース
ラインに接続されているため、同様に長時間のラッシュ
カレントが流れ、バックアップ電源の電圧が大きく低下
するからである。
この電圧低Ｆ時間は、５０〜１００ｍ５ｅｃと、ＳＲＡ
Ｍの動作時間１’００〜２００ｎｓに比べて極めて長い
ため、この間にＳＲＡＭ内に保持さイ・データが破壊さ
れてしまう。
Ｍの動作時間１’００〜２００ｎｓに比べて極めて長い
ため、この間にＳＲＡＭ内に保持さイ・データが破壊さ
れてしまう。
このため、従来のゲーム用カートリッジでは、ＳＲＡＭ
のコントロール用カスタムＩＣを／＜ツクアップ電源か
ら切り離し、別にディスクリート回路で構成されたスタ
ンバイモード切替回路を設け、主電源からバックアップ
電源に切替えた後は、スタンバイモード切替回路を用い
てＳＲＡＭをデータ保持のみを行うスタンバイモードに
制御するという方法をとっていた。しかし、この方法で
は、回路全体の部品点数が増加し、高価になることが避
けられないという問題があった。
のコントロール用カスタムＩＣを／＜ツクアップ電源か
ら切り離し、別にディスクリート回路で構成されたスタ
ンバイモード切替回路を設け、主電源からバックアップ
電源に切替えた後は、スタンバイモード切替回路を用い
てＳＲＡＭをデータ保持のみを行うスタンバイモードに
制御するという方法をとっていた。しかし、この方法で
は、回路全体の部品点数が増加し、高価になることが避
けられないという問題があった。
［発明が解決しようとする問題点］
本発明は、このような従来の課題に鑑みてなされたもの
であり、その目的は、主電源からバックアップ電源への
切替え時に、ラッシュカレントによる電源電圧の低下を
引起すことのないＣＭＯＳ入力型ＩＣおよびその電源切
替回路を提供することにある。
であり、その目的は、主電源からバックアップ電源への
切替え時に、ラッシュカレントによる電源電圧の低下を
引起すことのないＣＭＯＳ入力型ＩＣおよびその電源切
替回路を提供することにある。
［問題点を解決するための手段］
前記目的を達成するため、本発明のＣＭＯＳ入力型ＩＣ
は、 信号が入力される入力端子と、 主電源からバックアップ電源への切替え信号が入力され
る制御入力端子と、 前記入力端子の後段に位置して設けられた入力遮断手段
と、 を含み、前記人力遮断手段は、制御入力端子に切替え信
号が人力されたとき、入力端子に人力される信号を強制
的にＬレベルに引き下げ、またはＨレベルに引き上げる
出力バッファ回路を用いて構成されたものである。
は、 信号が入力される入力端子と、 主電源からバックアップ電源への切替え信号が入力され
る制御入力端子と、 前記入力端子の後段に位置して設けられた入力遮断手段
と、 を含み、前記人力遮断手段は、制御入力端子に切替え信
号が人力されたとき、入力端子に人力される信号を強制
的にＬレベルに引き下げ、またはＨレベルに引き上げる
出力バッファ回路を用いて構成されたものである。
また、本発明のＣＭＯＳ入力型ＩＣ用電源切替回路は、
前記主電源の電圧が所定基準値以下に低下した際、前記
ＣＭＯＳ入力型ＩＣの制御入力端子に電源切替え指令を
出力する電圧監視手段と、前記切替え指令に基づき、Ｃ
ＭＯ５入力型ＩＣ用の電源を主電源からバックアップ電
源に切替える電源切替手段と、 を含むものである。
ＣＭＯＳ入力型ＩＣの制御入力端子に電源切替え指令を
出力する電圧監視手段と、前記切替え指令に基づき、Ｃ
ＭＯ５入力型ＩＣ用の電源を主電源からバックアップ電
源に切替える電源切替手段と、 を含むものである。
［作 用］
本発明は以上の構成からなり、次にその作用を説明する
。
。
本発明の電源切替回路は、重圧監視手段を用い主電源の
電圧低下を監視し、電圧が所定基準値以下に低下すると
電源切替指令を出力する。
電圧低下を監視し、電圧が所定基準値以下に低下すると
電源切替指令を出力する。
そ］７て、電源切替手段は、この電源切替指令に基づき
、ＣＭＯＳ人力型ＩＣ用の電源を主電源からバックアッ
プ電源に切替え制御する。
、ＣＭＯＳ人力型ＩＣ用の電源を主電源からバックアッ
プ電源に切替え制御する。
これと同時にＣＭＯＳ入力型ＩＣは、その制御入力端子
に人力される電源切替指令に基づき、各入力端子の後段
に設けられた出力バッファ回路を用いて構成された入力
遮断手段を駆動し、各入力端子に入力される信号を強制
的にＬレベルに引き下げ、またはＨレベルに引き上げ制
御する。
に人力される電源切替指令に基づき、各入力端子の後段
に設けられた出力バッファ回路を用いて構成された入力
遮断手段を駆動し、各入力端子に入力される信号を強制
的にＬレベルに引き下げ、またはＨレベルに引き上げ制
御する。
これにより、本発明によれば、主電源からバックアップ
電源への切替え時に、ＣＭＯＳ入力型ＩＣに従来のよう
にラッシュカレントが長時間流れることがなく、容量の
小さなバックアップ電源の電圧低下を引起すことがない
。
電源への切替え時に、ＣＭＯＳ入力型ＩＣに従来のよう
にラッシュカレントが長時間流れることがなく、容量の
小さなバックアップ電源の電圧低下を引起すことがない
。
特に、ＣＭ ＯＳ人力型ＩＣの入力遮断手段は、主電源
からバックアップ電源へ切替えろ直前に動作させること
が好ま］２く、これにより、電源切替え時にラッシュカ
レントが流れることをより完全に防止することができる
。
からバックアップ電源へ切替えろ直前に動作させること
が好ま］２く、これにより、電源切替え時にラッシュカ
レントが流れることをより完全に防止することができる
。
［実施例］
次に本発明の好適な実施例を図面に基づき詳細に説明す
る。
る。
第２図には、本発明が適用されたビデオゲーム装置の一
例が示され、実施例の装置には、内部にゲーム演算回路
が設けられたゲーム機本体２０と、このゲーム機本体２
ｏに接続されるＣＲＴ２２およびゲーム操作部２４とを
有する。
例が示され、実施例の装置には、内部にゲーム演算回路
が設けられたゲーム機本体２０と、このゲーム機本体２
ｏに接続されるＣＲＴ２２およびゲーム操作部２４とを
有する。
また、ゲーム機本体２ｏは、外部記憶装置としてゲーム
カートリッジ２６が着脱自在に装着され、このゲームカ
ートリッジ２６に内には、ゲーム用のプログラムが記憶
されたＲＯＭ、、各種ゲームデータが書き込まれるＳＲ
ＡＭ等が設けられている。
カートリッジ２６が着脱自在に装着され、このゲームカ
ートリッジ２６に内には、ゲーム用のプログラムが記憶
されたＲＯＭ、、各種ゲームデータが書き込まれるＳＲ
ＡＭ等が設けられている。
第３図には、前記ゲームカートリッジ２６内の回路の一
部が示され、このゲームデートリツ２６は、そのコネク
タ部り６ａ内に電源端子３゜および入出力端子３２が設
けられている。そし、て、ゲームカートリッジ２６は、
ゲーム機本体２０へ装着されることにより、電源端子３
０を介しゲーム機本体２０の主ｍ源Ｖｅｅに接続され、
また入出力端子３２を介（７ゲ一ム機本体２０の入出力
端子に接続される。
部が示され、このゲームデートリツ２６は、そのコネク
タ部り６ａ内に電源端子３゜および入出力端子３２が設
けられている。そし、て、ゲームカートリッジ２６は、
ゲーム機本体２０へ装着されることにより、電源端子３
０を介しゲーム機本体２０の主ｍ源Ｖｅｅに接続され、
また入出力端子３２を介（７ゲ一ム機本体２０の入出力
端子に接続される。
まｔ二、このゲームカートリッジ２６内には、各種ゲー
ム演算用のデータが書き込まれるＳＲＡＭ３４と、この
ＳＲＡＭ３４のコントロール回路として機能するＣＭＯ
８型カスタムＩ Ｃ３６と、前記主ｍ源Ｖｅｃのバック
アップ用と１７で用いられるバックアップ電源３８およ
びバックアップコンデンザ４０と、電源の切替えを行う
電源切替制御回路４２とが設けられている。
ム演算用のデータが書き込まれるＳＲＡＭ３４と、この
ＳＲＡＭ３４のコントロール回路として機能するＣＭＯ
８型カスタムＩ Ｃ３６と、前記主ｍ源Ｖｅｃのバック
アップ用と１７で用いられるバックアップ電源３８およ
びバックアップコンデンザ４０と、電源の切替えを行う
電源切替制御回路４２とが設けられている。
前記バックアップ電源３８は、消費電力の少な１、Ｉ
ＣＭ ＯＳ型のカスタムＩＣ３６，ＳＲＡＭ３４のバッ
クアップ用とｌ−で用いる限り、数年間のバックアップ
に耐える十分な容量を備えているが、通常動作に使用さ
れる電流消費に耐えられる程の容量は備えておらず、ま
た従来装置のようにカスタムＩＣ３６に長時間のラッシ
ュカレントが流れると、電源ラインに付加されているバ
ックアップコンデンザも耐えきれず、その電源電圧は大
幅に低下してしまう。
ＣＭ ＯＳ型のカスタムＩＣ３６，ＳＲＡＭ３４のバッ
クアップ用とｌ−で用いる限り、数年間のバックアップ
に耐える十分な容量を備えているが、通常動作に使用さ
れる電流消費に耐えられる程の容量は備えておらず、ま
た従来装置のようにカスタムＩＣ３６に長時間のラッシ
ュカレントが流れると、電源ラインに付加されているバ
ックアップコンデンザも耐えきれず、その電源電圧は大
幅に低下してしまう。
前記電源切替制御回路４２は、電圧比較器４４および電
源切替器４６とから構成される。
源切替器４６とから構成される。
電圧比較器４４は、重圧監視手段と１．て機能１−１主
電源Ｖｃｅとバックアップ電源３８の電圧を常時比較１
２、主電源ＶＣＣの重圧がバックアップ電源３８の電圧
以下まで低下した際、電源切替指令１００を電源切替器
４６およびカスタムＩＣ３６へ向は出力する。
電源Ｖｃｅとバックアップ電源３８の電圧を常時比較１
２、主電源ＶＣＣの重圧がバックアップ電源３８の電圧
以下まで低下した際、電源切替指令１００を電源切替器
４６およびカスタムＩＣ３６へ向は出力する。
電源切替器４６は、通常は電源端子３ｏに接続された主
電源ＶｅｅをカスタムＩＣ３６，ＳＲＡＭ３４の各電源
端子３６ａ、３４ａに接続し、電源切替指令１．００が
出力されると、前記各電源端子３４ａ、３６ａに接続さ
れる電源を主１源ｖｅｅがらバックアップ電源３８に切
替え制御する。
電源ＶｅｅをカスタムＩＣ３６，ＳＲＡＭ３４の各電源
端子３６ａ、３４ａに接続し、電源切替指令１．００が
出力されると、前記各電源端子３４ａ、３６ａに接続さ
れる電源を主１源ｖｅｅがらバックアップ電源３８に切
替え制御する。
本実施例では主電源ＶＣＣは５Ｖ、バックアップ電源３
８は３■に設定されている。従って、ゲームカートリッ
ジ２６をゲーム機本体２０へ装置（７た場合には、通常
は主ｑＲＶｅｅの電圧が）（・ツクアップ電源３８の電
圧を上回るため、カスタムＩＣ３６およびＳ Ｒ，Ａ
Ｍ ３４には主電源Ｖｅｃから駆動電圧が供給される。
８は３■に設定されている。従って、ゲームカートリッ
ジ２６をゲーム機本体２０へ装置（７た場合には、通常
は主ｑＲＶｅｅの電圧が）（・ツクアップ電源３８の電
圧を上回るため、カスタムＩＣ３６およびＳ Ｒ，Ａ
Ｍ ３４には主電源Ｖｅｃから駆動電圧が供給される。
前記カスタムＩ Ｃ３６は、主室＠Ｖｅｅを用いる動作
時にＳＲＡＭ３４を制御する機能以外に、）くツクアッ
プ電源３８を用いる動作時に、ＳＲＡＭ３４をスタンバ
イモードに制御するスタンバイモード切替回路としての
機能を内蔵している。
時にＳＲＡＭ３４を制御する機能以外に、）くツクアッ
プ電源３８を用いる動作時に、ＳＲＡＭ３４をスタンバ
イモードに制御するスタンバイモード切替回路としての
機能を内蔵している。
そして、主電源Ｖｃｅを用いる場合に、カスタムＩＣ３
６は、入出力端子３２を介しゲーム機本体２０側から人
力される人力信号２００に基づき各種制御演算を行い、
Ｓ Ｒ，Ａ Ｍ ３４に向はコントロール信号３００お
よびアドレス信号４００を出力する。前記コントロール
信号３００としては、例えばＣＥ、ＯＥ、Ｒ／Ｗ等の各
種信号がある。
６は、入出力端子３２を介しゲーム機本体２０側から人
力される人力信号２００に基づき各種制御演算を行い、
Ｓ Ｒ，Ａ Ｍ ３４に向はコントロール信号３００お
よびアドレス信号４００を出力する。前記コントロール
信号３００としては、例えばＣＥ、ＯＥ、Ｒ／Ｗ等の各
種信号がある。
ＣＥ倍信号、複数のＳＲＡＭ３４ （第３図では理解を
簡単にするために１個のＳＲＡＭを図示したが、実際の
回路ではこのＳＲＡＭが複数個設けられている）からｆ
丁意のＳＲＡＭを選択するチップイネーブル信づであり
、ＯＥ倍信号、選択されたＳＲＡＭ３４を読み出し可能
状態に制御するアウトプットイネーブル信号であり、Ｒ
／Ｗ信号は選択されたＳＲＡＭの書き込み及び読み出１
７を制御するリードライト信号である。
簡単にするために１個のＳＲＡＭを図示したが、実際の
回路ではこのＳＲＡＭが複数個設けられている）からｆ
丁意のＳＲＡＭを選択するチップイネーブル信づであり
、ＯＥ倍信号、選択されたＳＲＡＭ３４を読み出し可能
状態に制御するアウトプットイネーブル信号であり、Ｒ
／Ｗ信号は選択されたＳＲＡＭの書き込み及び読み出１
７を制御するリードライト信号である。
そして、Ｓ ＲＡ Ｍ ３４は、カスタムＩＣ３６から
コントロール信号３００と（２て入力されるＣＥ倍信号
基づき、書き込み読み出【７動作可能な動作モードと、
書き込まれたデータを単に記憶保持するスタンバイモー
ドとに切替え制御される。そして、動作モード時に入力
されるＯＥ、Ｒ／Ｗ信号に基づき、アドレス信号４００
で指定されるエリアにデータの書き込みおよび読み出し
を行う。
コントロール信号３００と（２て入力されるＣＥ倍信号
基づき、書き込み読み出【７動作可能な動作モードと、
書き込まれたデータを単に記憶保持するスタンバイモー
ドとに切替え制御される。そして、動作モード時に入力
されるＯＥ、Ｒ／Ｗ信号に基づき、アドレス信号４００
で指定されるエリアにデータの書き込みおよび読み出し
を行う。
ところで、プレイヤーがゲームを途中で中断し、ゲーム
カー１−リッジ２６をゲーム機本体２０から引き抜いた
り、またゲーム途中で主電源Ｖｅｅの電圧が何等かの原
因で低下すると、電源切替器４６はカスタム［Ｃ３６お
よびＳＲＡＭ３４の電源自動的に主電源Ｖｅｃからバッ
クアップ電源３８に切替える。これにより、カスタムＩ
Ｃ３６は、ＳＲＡＭ３４をスタンバイモードに制御し、
ゲーム中断時に書き込まれたデータをそのまま保持させ
る。
カー１−リッジ２６をゲーム機本体２０から引き抜いた
り、またゲーム途中で主電源Ｖｅｅの電圧が何等かの原
因で低下すると、電源切替器４６はカスタム［Ｃ３６お
よびＳＲＡＭ３４の電源自動的に主電源Ｖｅｃからバッ
クアップ電源３８に切替える。これにより、カスタムＩ
Ｃ３６は、ＳＲＡＭ３４をスタンバイモードに制御し、
ゲーム中断時に書き込まれたデータをそのまま保持させ
る。
本発明の特徴は、このような主電源Ｖｅｅから／（ツタ
アップ電源３８への切替時に、ＣＭ ＯＳ型カスタムＩ
Ｃ３６内に発生ずるラツシコ、カレントを低減１７、バ
ックアップ電源３８の電源電圧の一時的低Ｆを防止した
ことにある。
アップ電源３８への切替時に、ＣＭ ＯＳ型カスタムＩ
Ｃ３６内に発生ずるラツシコ、カレントを低減１７、バ
ックアップ電源３８の電源電圧の一時的低Ｆを防止した
ことにある。
これにより、電源切替時に、従来装置で問題とな−）て
いたＳＲＡＭ３４内のデー、夕破壊を防止することが可
能となる。
いたＳＲＡＭ３４内のデー、夕破壊を防止することが可
能となる。
第１−図には、本発明が適用されたＣＭＯＳ型Ｏ３タム
ＩＣ３６の具体的な回路構成が示されており、実施例の
カスタムＩ Ｃ３６は、電源切替器４６を介し電源電圧
が供給される電源端子３６ａと、人力信号２００が人力
される複数の信号入力端子５０−１．５０−２．−＝５
０−ｎと、前記電源切替指令１００が入力される１、す
御入力端−ｒ・５２とを有］２、各信号入力端子５０−
１．５０〜２゜・・・５０−口に人力される信号Ｓｌ、
Ｓ２、・・・Ｓ ｎは人力遮断回路６０−１．６０−２
．・・・６０−ｎを介し内部の演算制御回路７０へ人力
される。
ＩＣ３６の具体的な回路構成が示されており、実施例の
カスタムＩ Ｃ３６は、電源切替器４６を介し電源電圧
が供給される電源端子３６ａと、人力信号２００が人力
される複数の信号入力端子５０−１．５０−２．−＝５
０−ｎと、前記電源切替指令１００が入力される１、す
御入力端−ｒ・５２とを有］２、各信号入力端子５０−
１．５０〜２゜・・・５０−口に人力される信号Ｓｌ、
Ｓ２、・・・Ｓ ｎは人力遮断回路６０−１．６０−２
．・・・６０−ｎを介し内部の演算制御回路７０へ人力
される。
本発明において、前記各人力遮断回路６０−１゜６（１
２，・・・６０−口は、通常はＳ、、Ｓ、、・・・Ｓ７
の入力信号２ （３０を演算制御回路７０へ向ＩＪ出力
１２、制御入力端子５２に切替信号１−００が入力され
たときに、入力信号２００を強制的にＬレベルに引き下
げまたはＨレベルに引き上げる出力バッファ回路を用い
て形成されている。
２，・・・６０−口は、通常はＳ、、Ｓ、、・・・Ｓ７
の入力信号２ （３０を演算制御回路７０へ向ＩＪ出力
１２、制御入力端子５２に切替信号１−００が入力され
たときに、入力信号２００を強制的にＬレベルに引き下
げまたはＨレベルに引き上げる出力バッファ回路を用い
て形成されている。
実施例において、前記ＣＭ ＯＳ人力型ＩＣはゲートア
レイ型カスタムＩＣであり、入力バッファである第１の
バッファ６２と、出力バッファである第２のバッファ６
４の両方を使用した双方向性バッファと【７て入力端子
５０に接続されている。
レイ型カスタムＩＣであり、入力バッファである第１の
バッファ６２と、出力バッファである第２のバッファ６
４の両方を使用した双方向性バッファと【７て入力端子
５０に接続されている。
そして、前記第２のバッファ６４は入力側がアースされ
、出力側が端子５０に接続されることにより、入力信号
を強制的にＬレベルに引き下げる入力遮回路として働く
。
、出力側が端子５０に接続されることにより、入力信号
を強制的にＬレベルに引き下げる入力遮回路として働く
。
なお、このＣＭＯＳ入力型ＩＣは、第２のバッファ６４
の入力側を電源ラインに接続すれば、人力信号２００を
強制的にＨレベルに引き」二げる入力遮断回路として働
く。
の入力側を電源ラインに接続すれば、人力信号２００を
強制的にＨレベルに引き」二げる入力遮断回路として働
く。
そして、前記第１のバッファ６２は入力側が端子５０に
接続され出力側が演算制御回路７０に接続されており、
入力信号２００を演算制御回路７０へ導く働きをしてい
る。
接続され出力側が演算制御回路７０に接続されており、
入力信号２００を演算制御回路７０へ導く働きをしてい
る。
また、実施例において前記第２のバッファ６４は、トラ
イステート型のＣＭＯＳバッファであり、入力と出力の
他に、ゲート信号ラインを有し、このゲート信号ライン
の状態により、入力側と出力側とがハイインピーダンス
状態と導通状値の２通りの関係を取るようになっている
。制御入力端子５２はバッファ６６を介し、この第２の
バッファ６４のゲート信号ラインに接続されており、電
源切替指令１００が入力されたときに第２のバッファ６
４をハイインピーダンス状態から導通状態に切替える。
イステート型のＣＭＯＳバッファであり、入力と出力の
他に、ゲート信号ラインを有し、このゲート信号ライン
の状態により、入力側と出力側とがハイインピーダンス
状態と導通状値の２通りの関係を取るようになっている
。制御入力端子５２はバッファ６６を介し、この第２の
バッファ６４のゲート信号ラインに接続されており、電
源切替指令１００が入力されたときに第２のバッファ６
４をハイインピーダンス状態から導通状態に切替える。
従って第２のバッファ６４は、電源切替指令１００が入
力されない間は常にハイインピーダンス状態であり、各
入力端子５０から入力される信号Ｓはそのまま第１のバ
ッファ６２に人力され、第１−のバッファ６２を介して
演算制御回路７０へ入力されることになる。
力されない間は常にハイインピーダンス状態であり、各
入力端子５０から入力される信号Ｓはそのまま第１のバ
ッファ６２に人力され、第１−のバッファ６２を介して
演算制御回路７０へ入力されることになる。
そして、電源切替指令１．００が入力されると、前記第
２のバッファ６４は瞬時に導通状態となり、その入力側
はアースに接続されたＬレベルであるので、その出力側
はアースと導通ずる。その結果、入力端子５０に入力さ
れる信号ＳがＨレベルかＬレベルかに拘らず、第１−の
バッファ６２の入力端がアースと導通１７て強制的かつ
瞬時にＬレベルに設定されるので、従来装置のように長
時間のラッシュカレントが発生することがなくなる。
２のバッファ６４は瞬時に導通状態となり、その入力側
はアースに接続されたＬレベルであるので、その出力側
はアースと導通ずる。その結果、入力端子５０に入力さ
れる信号ＳがＨレベルかＬレベルかに拘らず、第１−の
バッファ６２の入力端がアースと導通１７て強制的かつ
瞬時にＬレベルに設定されるので、従来装置のように長
時間のラッシュカレントが発生することがなくなる。
第５図（Ｂ）には、入力端子５０にＨレベルの信号Ｓが
入力されている状態で、主電源Ｖｅｅからバックアップ
電源３８への切替えが行われた際のタイミングチャート
が示されている。
入力されている状態で、主電源Ｖｅｅからバックアップ
電源３８への切替えが行われた際のタイミングチャート
が示されている。
主電源Ｖｅｅの電圧が低下し、バックアップ電源３８の
電圧より低くなると、電圧比較器４４は源切替指令１０
０を出力する。
電圧より低くなると、電圧比較器４４は源切替指令１０
０を出力する。
そして、カスタムＩＣ３６は、この切替指令１００を各
入力遮断回路６０−１．６０−２．・・・６０−ｎの第
２のバッファ６４へ入力し、各入力端子５０−１．５０
−２．・・・５０−ｎの電圧を強制的にＬレベルに設定
する。
入力遮断回路６０−１．６０−２．・・・６０−ｎの第
２のバッファ６４へ入力し、各入力端子５０−１．５０
−２．・・・５０−ｎの電圧を強制的にＬレベルに設定
する。
このとき、切替指令１００が出力されてから入力端子５
０の電圧がＬレベルに設定されるまでに要する時間は、
数ｎ ｓｅｅ程度であり、従来のＣＭＯ５型Ｏ５タムＩ
Ｃに比べ、ラッシュカレントが流れる時間を数万分の１
以下まで短くすることできる。
０の電圧がＬレベルに設定されるまでに要する時間は、
数ｎ ｓｅｅ程度であり、従来のＣＭＯ５型Ｏ５タムＩ
Ｃに比べ、ラッシュカレントが流れる時間を数万分の１
以下まで短くすることできる。
なお、この程度の時間であれば、仮にカスタムＩＣ３６
にラッシュカレント流れたとしても、ＳＲＡＭ３４の電
源ラインに付加されているバックアップコンデンサー４
０によっても、バックアップ側の電源電圧を確保するこ
とができ、ＳＲＡＭ３４のデータの内容をより安定して
保持させることができる。
にラッシュカレント流れたとしても、ＳＲＡＭ３４の電
源ラインに付加されているバックアップコンデンサー４
０によっても、バックアップ側の電源電圧を確保するこ
とができ、ＳＲＡＭ３４のデータの内容をより安定して
保持させることができる。
なお、本実施例では電源切替器４６による７１Ｓ源の切
替え動作と、人力遮断回路６０の動作とをほぼ同時に行
う場合を例にとり説明１．たが、前記人力遮断回路６０
の動作を電源切替え動作に幾分先立って行うことにより
、ラッシュカレントの影響をより確実に低減しＳＲＡＭ
３４内のデータをさらに確実に保持することが可能とな
る。
替え動作と、人力遮断回路６０の動作とをほぼ同時に行
う場合を例にとり説明１．たが、前記人力遮断回路６０
の動作を電源切替え動作に幾分先立って行うことにより
、ラッシュカレントの影響をより確実に低減しＳＲＡＭ
３４内のデータをさらに確実に保持することが可能とな
る。
なお、周知のようにＣＭＯ５型Ｏ５タムＩＣ３６では、
各入力端子５０−１．５０−２、・・・５〇−ロと演算
制御回路７０との間に設けるバッファを、ユーザが自由
に任意の回路構成とすることができる。このため、第１
図に示すような回路構成のカスタムＩＣ３６を簡単に得
ることができる。
各入力端子５０−１．５０−２、・・・５〇−ロと演算
制御回路７０との間に設けるバッファを、ユーザが自由
に任意の回路構成とすることができる。このため、第１
図に示すような回路構成のカスタムＩＣ３６を簡単に得
ることができる。
特にゲートアレイやスタンダードセルのようなカスタム
ＩＣは、はとんどの場合、入出力端子には大力バッファ
と出力バッファの両方が準備され、ユーザーが必要に応
じて一方を選択１．て使用するように設計されているの
で、この人力バッファと出力バッファの両方を使用【７
て双方向性のバッファとすることにより、極めて簡単に
第１図に示すような回路を得ることができ、またカスタ
ムＩＣ内に＄備された回路を有効に利用することができ
るものである。
ＩＣは、はとんどの場合、入出力端子には大力バッファ
と出力バッファの両方が準備され、ユーザーが必要に応
じて一方を選択１．て使用するように設計されているの
で、この人力バッファと出力バッファの両方を使用【７
て双方向性のバッファとすることにより、極めて簡単に
第１図に示すような回路を得ることができ、またカスタ
ムＩＣ内に＄備された回路を有効に利用することができ
るものである。
なお、本発明は前記実施例に限定されるものではなく、
本発明の要旨の範囲内で種々の変形実施が可能である。
本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、前記実施例では、本発明をゲームカートリッジ
２６に適用した場合を例にとり説明したが、本発明は、
主電源とバックアップ電源とを切替え使用するＣＭＯＳ
入力型ＩＣを用いた回路であれば、これ以外の各種回路
に対し幅広く適用することができ、例えば、バックアッ
プ電源を備えたハンディワープロ、ラップトツブ・パソ
コンおよびその他の用途に用いることができる。
２６に適用した場合を例にとり説明したが、本発明は、
主電源とバックアップ電源とを切替え使用するＣＭＯＳ
入力型ＩＣを用いた回路であれば、これ以外の各種回路
に対し幅広く適用することができ、例えば、バックアッ
プ電源を備えたハンディワープロ、ラップトツブ・パソ
コンおよびその他の用途に用いることができる。
また、前記実施例では、ＣＭＯＳ型カスタム■Ｃ３６を
例にとり説明したが、本発明はこれに限らず、これ以外
の各種ＣＭＯ５人カ型ＩＣに対し幅広く適用可能である
ことはいうまでもない。
例にとり説明したが、本発明はこれに限らず、これ以外
の各種ＣＭＯ５人カ型ＩＣに対し幅広く適用可能である
ことはいうまでもない。
また、前記実施例では、ＳＲＡＭのコントロール用にＣ
ＭＯＳ入力型ＩＣを用いた場合を例にとり説明したが、
本発明はこれに限らず、これ以外各種用途のＣＭＯＳ入
力型ＩＣに対し適用可能である。
ＭＯＳ入力型ＩＣを用いた場合を例にとり説明したが、
本発明はこれに限らず、これ以外各種用途のＣＭＯＳ入
力型ＩＣに対し適用可能である。
［発明の効果］
以−ト説明したように、本発明によれば、主電源からバ
ックアップ電源へ切替わる際、ＣＭＯＳ入力型ＩＣ内部
に長時間ラッシュカレントが発生ずることがないため、
ラッシュカレントに起因する電源電圧の低下を防止する
ことができるという効果がある。
ックアップ電源へ切替わる際、ＣＭＯＳ入力型ＩＣ内部
に長時間ラッシュカレントが発生ずることがないため、
ラッシュカレントに起因する電源電圧の低下を防止する
ことができるという効果がある。
特に、本発明のＣＭＯＳ入力型ＩＣは、前述したよう電
源切替え時にラッシュカレントが発生することがない。
源切替え時にラッシュカレントが発生することがない。
このため、従来、電源切替え時にＲＡＭをスタンバイモ
ードに切替え制御するためにディスクリート部品を用い
て別に設けられていたスタンバイモード切替回路を、Ｃ
ＭＯ８入力型ＩＣ内に内蔵させることができる。これに
より、ＣＭＯＳ入力型ＩＣを用いＲＡＭをコントロール
する場合でも、その制御回路の部品点数を減少し、回路
構成を簡単かつ安価なものとすることがでる。
ードに切替え制御するためにディスクリート部品を用い
て別に設けられていたスタンバイモード切替回路を、Ｃ
ＭＯ８入力型ＩＣ内に内蔵させることができる。これに
より、ＣＭＯＳ入力型ＩＣを用いＲＡＭをコントロール
する場合でも、その制御回路の部品点数を減少し、回路
構成を簡単かつ安価なものとすることがでる。
第１図は本発明が適用されたＣＭＯＳ入力型ＩＣの好適
な一例を示すブロック回路図、第２図は本発明が適用さ
れたＴＶゲーム装置の説明図、 第３図は第２図に示すゲームカートリッジ２６の回路の
一部を示すブロック図、 第４図は従来のＣＭＯＳ入力型ＩＣの一例を示す説明図
、 第５図は主電源からバックアップ電源へ切換える際のタ
イミングチャート図であり、同図（Ａ）は従来装置のタ
イミングチャート図、同図（Ｂ）は本発明のタイミング
チャート図、 第６図はＣＭＯＳ入力型ＩＣの大刀側に設けられたバッ
ファ（インバータ）の具体的な回路構成の説明図である
。 第７図は、入力部インバータ回路の遷移領域の変化と、
入力端子に入力される信号の電圧変化の説明図であり、
同図（Ａ）、（Ｂ）、（Ｃ）は、それぞれ入力信号電圧
がＨレベルから徐々に下降する場合、Ｌレベルから発振
する場合、Ｈレベルから発振する場合の３つの変化の態
様を示す説明図である。 ３４・・・ＳＲＡＭ。 ３６−ＣＭ ＯＳ型カス９Ｌ Ｉ Ｃ。 ３８・・・バックアップ電源、４４・・・電圧比較器、
４６・・・電源切替器、５２・・・制御入力端子、６０
・・・入力遮断回路、６２・・・第１のバッファ、６４
・・・第２のバッファ、１００・・・電源切替指令、２
００・・・入力信号。 代理人 弁理士 布 施 行 夫（他２名）第４図 第６図
な一例を示すブロック回路図、第２図は本発明が適用さ
れたＴＶゲーム装置の説明図、 第３図は第２図に示すゲームカートリッジ２６の回路の
一部を示すブロック図、 第４図は従来のＣＭＯＳ入力型ＩＣの一例を示す説明図
、 第５図は主電源からバックアップ電源へ切換える際のタ
イミングチャート図であり、同図（Ａ）は従来装置のタ
イミングチャート図、同図（Ｂ）は本発明のタイミング
チャート図、 第６図はＣＭＯＳ入力型ＩＣの大刀側に設けられたバッ
ファ（インバータ）の具体的な回路構成の説明図である
。 第７図は、入力部インバータ回路の遷移領域の変化と、
入力端子に入力される信号の電圧変化の説明図であり、
同図（Ａ）、（Ｂ）、（Ｃ）は、それぞれ入力信号電圧
がＨレベルから徐々に下降する場合、Ｌレベルから発振
する場合、Ｈレベルから発振する場合の３つの変化の態
様を示す説明図である。 ３４・・・ＳＲＡＭ。 ３６−ＣＭ ＯＳ型カス９Ｌ Ｉ Ｃ。 ３８・・・バックアップ電源、４４・・・電圧比較器、
４６・・・電源切替器、５２・・・制御入力端子、６０
・・・入力遮断回路、６２・・・第１のバッファ、６４
・・・第２のバッファ、１００・・・電源切替指令、２
００・・・入力信号。 代理人 弁理士 布 施 行 夫（他２名）第４図 第６図
Claims (1)
- （１）信号が入力される入力端子と、 主電源からバックアップ電源への切替え信号が入力され
る制御入力端子と、 前記入力端子の後段に位置して設けられた入力遮断手段
と、 を含み、前記入力遮断手段は、制御入力端子に切替え信
号が入力されたとき、入力端子に入力される信号を強制
的にＬレベルに引き下げ、またはＨレベルに引き上げる
出力バッファ回路を用いて構成されたことを特徴とする
ＣＭＯＳ入力型ＩＣ＿０（２）請求項（１）のＣＭＯＳ
入力型ＩＣ用の電源として主電源とバックアップ電源と
を切替え制御する回路において、 前記主電源の電圧が所定基準値以下に低下した際、前記
ＣＭＯＳ入力型ＩＣの制御入力端子に電源切替え指令を
出力する電圧監視手段と、 前記切替え指令に基づき、ＣＭＯＳ入力型ＩＣ用の電源
を主電源からバックアップ電源に切替える電源切替手段
と、 を含むことを特徴とするＣＭＯＳ入力型ＩＣ用電源切替
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121865A JP2815612B2 (ja) | 1989-05-15 | 1989-05-15 | Ｃｍｏｓ入力型ｉｃおよび電源切替回路 |
| US07/522,930 US5128863A (en) | 1989-05-15 | 1990-05-14 | Clamping circuit for CMOS-input-type IC and power switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1121865A JP2815612B2 (ja) | 1989-05-15 | 1989-05-15 | Ｃｍｏｓ入力型ｉｃおよび電源切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02300813A true JPH02300813A (ja) | 1990-12-13 |
| JP2815612B2 JP2815612B2 (ja) | 1998-10-27 |
Family
ID=14821844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1121865A Expired - Fee Related JP2815612B2 (ja) | 1989-05-15 | 1989-05-15 | Ｃｍｏｓ入力型ｉｃおよび電源切替回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5128863A (ja) |
| JP (1) | JP2815612B2 (ja) |
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| KR930008886B1 (ko) * | 1991-08-19 | 1993-09-16 | 삼성전자 주식회사 | 전기적으로 프로그램 할 수 있는 내부전원 발생회로 |
| KR940008286B1 (ko) * | 1991-08-19 | 1994-09-09 | 삼성전자 주식회사 | 내부전원발생회로 |
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
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| US8484219B2 (en) | 2010-09-21 | 2013-07-09 | Sony Computer Entertainment America Llc | Developing a knowledge base associated with a user that facilitates evolution of an intelligent user interface |
| US8504487B2 (en) | 2010-09-21 | 2013-08-06 | Sony Computer Entertainment America Llc | Evolution of a user interface based on learned idiosyncrasies and collected data of a user |
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Citations (1)
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Also Published As
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| US5128863A (en) | 1992-07-07 |
| JP2815612B2 (ja) | 1998-10-27 |
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