JPS5828676B2 - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
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- JPS5828676B2 JPS5828676B2 JP54154580A JP15458079A JPS5828676B2 JP S5828676 B2 JPS5828676 B2 JP S5828676B2 JP 54154580 A JP54154580 A JP 54154580A JP 15458079 A JP15458079 A JP 15458079A JP S5828676 B2 JPS5828676 B2 JP S5828676B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C8/00—Arrangements for selecting an address in a digital store
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- G11C8/00—Arrangements for selecting an address in a digital store
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、クーンオン、ターンオフ特性を改善したパワ
ーダウンモードのデコーダ回路に関する。
ーダウンモードのデコーダ回路に関する。
メモリ回路でメモリセルを選択する際に用いられるアド
レスデコーダ回路では、アドレス信号ビットの組合せで
１つのワード線を選択している間は必ず他のワード線は
非選択状態にしており、さもなければ２重選択となって
しまう。
レスデコーダ回路では、アドレス信号ビットの組合せで
１つのワード線を選択している間は必ず他のワード線は
非選択状態にしており、さもなければ２重選択となって
しまう。
ところでデコーダ回路は一般にはノアゲートであり、デ
コーダ回路がトＩレベルでワード線を選択し、Ｌレベル
で非選択とするが、このＨレベルを出力するデコーダは
全体（ワード線デコーダならワード線数だけある）のう
ちの１つであり、残りはすべてＬレベルを出力するが、
Ｌレベルを出力する コーグは内部的に電流を流してお
り電力を消費する。
コーダ回路がトＩレベルでワード線を選択し、Ｌレベル
で非選択とするが、このＨレベルを出力するデコーダは
全体（ワード線デコーダならワード線数だけある）のう
ちの１つであり、残りはすべてＬレベルを出力するが、
Ｌレベルを出力する コーグは内部的に電流を流してお
り電力を消費する。
メモリ回路の大容量化するとそれに伴ないデコーダの数
も多くなるから、非選択状態のデコーダ回路での電力消
費は無視できない問題である。
も多くなるから、非選択状態のデコーダ回路での電力消
費は無視できない問題である。
そこでこの消費電力を節減する努力がなされている。
大容量メモリ回路は、ＬＳＩからなるメモリチップをプ
リント板に所定数取付けたメモリカードを所要枚数揃え
る、という実装方式をとるのが普通であるが、この大容
量メモリ回路を構成する複数のチップの選択信号を利用
し、該信号でオンオフするゲートをデコーダ回路に挿入
してチップセレクト信号がＬレベル従って非選択状態の
チップの該ゲートはオフにして該チップのデコーダ回路
は給電を停止することが行なわれる。
リント板に所定数取付けたメモリカードを所要枚数揃え
る、という実装方式をとるのが普通であるが、この大容
量メモリ回路を構成する複数のチップの選択信号を利用
し、該信号でオンオフするゲートをデコーダ回路に挿入
してチップセレクト信号がＬレベル従って非選択状態の
チップの該ゲートはオフにして該チップのデコーダ回路
は給電を停止することが行なわれる。
第１図はかＳるパワーダウンモードのデコーダ回路の一
例であり、Ｑｌはデプレッション型の負荷ＭＯ８Ｉ−ラ
ンジスク、Ｑ２〜Ｑｉはエンハンスメント型のＭＯ８Ｉ
−ランジスクであり、トランジスタＱ３〜Ｑ１でノアゲ
ートＮＯＲを構成する。
例であり、Ｑｌはデプレッション型の負荷ＭＯ８Ｉ−ラ
ンジスク、Ｑ２〜Ｑｉはエンハンスメント型のＭＯ８Ｉ
−ランジスクであり、トランジスタＱ３〜Ｑ１でノアゲ
ートＮＯＲを構成する。
Ｑ２はパワーダウン用ゲートとして用いられるトランジ
スタで、チップセレクト信号φ。
スタで、チップセレクト信号φ。
によりオン（選択時）、オフ（非選択時）制御される。
このデコーダ回路はｌ・ランジスタＱ３〜Ｑ５によるノ
ア論理で、アドレス信号ピッＩ・ＡＱ〜ＡＮが全てＬレ
ベルになるとトランジスタＱ３〜Ｑｉはオフ、この状態
でチップセレクト信号φ。
ア論理で、アドレス信号ピッＩ・ＡＱ〜ＡＮが全てＬレ
ベルになるとトランジスタＱ３〜Ｑｉはオフ、この状態
でチップセレクト信号φ。
が■４になるとトランジスタＱ３〜Ｑ１の共通線ｌの電
位はＨとなる。
位はＨとなる。
線ｌはワード線に接続されているから、当該ワード線は
選択レベルＨになる。
選択レベルＨになる。
つまりワード線へは、チップセレクト信号φ。
刃用となっている間に電源ＶＤＤからトランジスタＱ１
＋Ｑ２を通して電流が流れこれをＩ（レベルにする。
＋Ｑ２を通して電流が流れこれをＩ（レベルにする。
アドレスＡＯ〜ＡＮの１以上がＨレベルである非選択ワ
ード線に対するデコーダの出力はＬレベルとなるが、こ
れらのデコーダでは電源ＶＤＤからトランジスタＱ１．
Ｑ２を通してトランジスタＱ３〜Ｑｉのうちのオンであ
るものを通して電流が流れ前述の電力消費をもたらす。
ード線に対するデコーダの出力はＬレベルとなるが、こ
れらのデコーダでは電源ＶＤＤからトランジスタＱ１．
Ｑ２を通してトランジスタＱ３〜Ｑｉのうちのオンであ
るものを通して電流が流れ前述の電力消費をもたらす。
トランジスタＱ２はこの電流を遮断して電力浪費を避け
るために設けられたものであり、選択されたチップでは
該電力浪費は防止しようがないが、非選択チップではφ
。
るために設けられたものであり、選択されたチップでは
該電力浪費は防止しようがないが、非選択チップではφ
。
−りによりＱ２オフであり、電源からノアゲー＋−を通
して流れる電流を遮断する。
して流れる電流を遮断する。
しかしこのトランジスタＱ２を設けると、デコーダ出力
によるワード線の充電特性が損なわれるという新たな問
題が生ずる。
によるワード線の充電特性が損なわれるという新たな問
題が生ずる。
即ち、各ワード線には多数のメモリセル（本例ではスタ
ティック型メモリセルつまりフリップフロップ）が接続
され、大きな漂遊容量を持つ。
ティック型メモリセルつまりフリップフロップ）が接続
され、大きな漂遊容量を持つ。
そこでアドレス信号ビットがすべてＬレベルであること
が決まり、信号φ。
が決まり、信号φ。
がＨレベルになっても、ワード線の容量負荷が重ければ
、トランジスタＱｌｌＱ２を通して該ワード線を充電す
るのに時間がかかり、ワード線電位の立上りは遅くなる
。
、トランジスタＱｌｌＱ２を通して該ワード線を充電す
るのに時間がかかり、ワード線電位の立上りは遅くなる
。
それにこの回路ではトランジスタＱ２の閾値電圧ｖｔｈ
だけワード線電位は確実に低くなる。
だけワード線電位は確実に低くなる。
また信号φ。をオフとするパワーダウン時（非選択時）
には、ワード線の低抵抗放電路を作るためにアドレス信
号ビットＡＯ−ＡＮを全てＨレベルにしてノアゲートＮ
ＯＲを構成するトランジスタを一旦すべてオンする操作
をとっており、このようにしないとワード線の電荷を速
やかに放電することができなくて、多重選択の危険性が
ある。
には、ワード線の低抵抗放電路を作るためにアドレス信
号ビットＡＯ−ＡＮを全てＨレベルにしてノアゲートＮ
ＯＲを構成するトランジスタを一旦すべてオンする操作
をとっており、このようにしないとワード線の電荷を速
やかに放電することができなくて、多重選択の危険性が
ある。
ワード線の放電を速やかに行なうにはノアゲート構成ト
ランジスタＱ３〜Ｑｉを大容量のものにしてもよいが、
これではアドレス線の負荷容量が益々大きくなってしま
い、結果的にノアゲートが遅くなる。
ランジスタＱ３〜Ｑｉを大容量のものにしてもよいが、
これではアドレス線の負荷容量が益々大きくなってしま
い、結果的にノアゲートが遅くなる。
本発明はこれらの欠点を解決するためになされたもので
、負荷トランジスタとノアゲート構成用の複数の並列ト
ランジスタとの間にパワーダウン用のトランジスタを介
在させたデコーダ回路において、ノアゲート出力電位を
入力とする第１のインパーク、該第１のインバータの出
力を入力としそしてワード線１駆動出力を生じる第２の
インパークからなるオフバッファ回路を設け、そして該
第２のインバータの負荷トランジスタのゲートに該パワ
ーダウン用のトランジスタの電源側電圧を印加し、且つ
そのドレインに該パワーダウン用ノトランジスタのゲー
トへ供給される第１の制御信号と同相でそれより位相の
遅れた第２の制御信号を加えるようにしてなることを特
徴とするが、以下図示の実施例を参照しながらこれを詳
細に説明する。
、負荷トランジスタとノアゲート構成用の複数の並列ト
ランジスタとの間にパワーダウン用のトランジスタを介
在させたデコーダ回路において、ノアゲート出力電位を
入力とする第１のインパーク、該第１のインバータの出
力を入力としそしてワード線１駆動出力を生じる第２の
インパークからなるオフバッファ回路を設け、そして該
第２のインバータの負荷トランジスタのゲートに該パワ
ーダウン用のトランジスタの電源側電圧を印加し、且つ
そのドレインに該パワーダウン用ノトランジスタのゲー
トへ供給される第１の制御信号と同相でそれより位相の
遅れた第２の制御信号を加えるようにしてなることを特
徴とするが、以下図示の実施例を参照しながらこれを詳
細に説明する。
第２図は本発明の一実施例であり、第１図と同一部分に
は同一符号が付しである。
は同一符号が付しである。
本発明ではノアゲ゛−トＮＯＲの出力Ｎ１（第１図のＷ
Ｄに相当するトランジスタＱ２のソース電位）で直接ワ
ード線を駆動するのではなく、これをオフバッファ回路
ＢＵＦに与えてその出力ＷＤ’でワード線を駆動する。
Ｄに相当するトランジスタＱ２のソース電位）で直接ワ
ード線を駆動するのではなく、これをオフバッファ回路
ＢＵＦに与えてその出力ＷＤ’でワード線を駆動する。
オフバッファ回路ＢＵＦは２段のインバータＩＮＶ、、
ＩＮＶ２からなる。
ＩＮＶ２からなる。
インバータＩ ＮＶｌはノアゲート出力Ｎ１で１駆動さ
れるトランジスタＱ９およびその負荷トランジスタＱ８
で構成され、またインパーク■Ｎ■２はインバータＩＮ
Ｖ、の出力で７駆動されるトランジスタＱ７およびその
負荷トランジスタＱ６で構成される。
れるトランジスタＱ９およびその負荷トランジスタＱ８
で構成され、またインパーク■Ｎ■２はインバータＩＮ
Ｖ、の出力で７駆動されるトランジスタＱ７およびその
負荷トランジスタＱ６で構成される。
出力段のインバータ■Ｎｖ２における負荷トランジスタ
Ｑ６のゲートは負荷トランジスタＱ１のゲートと同様に
トランジスタＱ２のドレイン電位Ｎ２に保たれ、またそ
のドレインには信号φ。
Ｑ６のゲートは負荷トランジスタＱ１のゲートと同様に
トランジスタＱ２のドレイン電位Ｎ２に保たれ、またそ
のドレインには信号φ。
と同相でそれよりわずかに位相の遅れた信号φ１（第３
図参照）が供給される。
図参照）が供給される。
上記のように構成された本発明のデコーダ回路は次のよ
うに動作する。
うに動作する。
先ず非選択から選択に移行する際であるが、この場合に
アドレス信号ビットＡＯ−ＡＮが全てＬレベルになって
ノアゲートＮＯＲを構成するトランジスタＱ３〜Ｑ５が
全てオフとなった状態でチップセレクト信号φ。
アドレス信号ビットＡＯ−ＡＮが全てＬレベルになって
ノアゲートＮＯＲを構成するトランジスタＱ３〜Ｑ５が
全てオフとなった状態でチップセレクト信号φ。
がＨになるとトランジスタＱ２はオンとなり、共通線ｌ
のＮ。
のＮ。
点の電位つまりノアゲート出力を直ちに（共通線ｌはノ
アゲートのトランジスタＱ３〜Ｑｉのドレインを共通に
接続するものであり、ワード線とは切離されているから
漂遊容量は小さい）Ｈレベルにする。
アゲートのトランジスタＱ３〜Ｑｉのドレインを共通に
接続するものであり、ワード線とは切離されているから
漂遊容量は小さい）Ｈレベルにする。
このためトランジスタＱ９はオンとなってインバータＩ
ＮＶ１の出力はＬとなり、次段のインバータ■Ｎｖ２の
トランジスタＱ７はオフとなる。
ＮＶ１の出力はＬとなり、次段のインバータ■Ｎｖ２の
トランジスタＱ７はオフとなる。
同時にＮ２点の電位もＨとなってこれがトランジスタＱ
６のゲートに印加される。
６のゲートに印加される。
第３図のように信号φ。がＬからＨに切換った時点では
信号φ１はＬであるから出力ＷＤ′、つまりトランジス
タＱ６のソース電位はＬであるが、信号φ１がその後Ｈ
になるとこの時点ではすでにトランジスタＱ６のゲート
は充分なＨレベル電圧が印加されているので、該トラン
ジスタＱ６はオン、そのソース電位はＨとなり、出力Ｗ
Ｄ’をＨにする。
信号φ１はＬであるから出力ＷＤ′、つまりトランジス
タＱ６のソース電位はＬであるが、信号φ１がその後Ｈ
になるとこの時点ではすでにトランジスタＱ６のゲート
は充分なＨレベル電圧が印加されているので、該トラン
ジスタＱ６はオン、そのソース電位はＨとなり、出力Ｗ
Ｄ’をＨにする。
この出力ＷＤ’は、トランジスタＱ６のゲート電位およ
びφ１の電位がＶＤＤのレベルであるから、ＷＤ’＝Ｖ
ＤＤ−Ｖｔｈとなる。
びφ１の電位がＶＤＤのレベルであるから、ＷＤ’＝Ｖ
ＤＤ−Ｖｔｈとなる。
またトランジスターの容量は大きく、これらの結果ワー
ド線は急速に充電されてＨレベルになる。
ド線は急速に充電されてＨレベルになる。
かＸるオフバッファ回路を設ける場合はトランジスタも
のドレインを電源ＶＤＤに接続し、且つそのゲートにＮ
１点の電位を印加することが考えられるが、このように
するとＮ１点がＶＤＤからトランジスタ０２１段分のｖ
ｔｈ低下した電位であることから、出力はＷＤ’ＶＤＤ
−２Ｖｔｈとなりワード線のチャージ特性はさほど改善
されない。
のドレインを電源ＶＤＤに接続し、且つそのゲートにＮ
１点の電位を印加することが考えられるが、このように
するとＮ１点がＶＤＤからトランジスタ０２１段分のｖ
ｔｈ低下した電位であることから、出力はＷＤ’ＶＤＤ
−２Ｖｔｈとなりワード線のチャージ特性はさほど改善
されない。
これに対し本発明では２相の信号φ。
、φ１を用い且つトランジスタＱ６のゲトにＮ２点の電
位を与えたので出力ＷＤ’を高くすることができ、容量
の大きいトランジスタＱ６の使用と相俟ってワード線の
立上りを極めて速くすることができる。
位を与えたので出力ＷＤ’を高くすることができ、容量
の大きいトランジスタＱ６の使用と相俟ってワード線の
立上りを極めて速くすることができる。
また、選択から非選択に移行する際は、チップ非選択な
ら信号φ。
ら信号φ。
、φ１が共にオフとなるのでトランジスタＱ６オン、Ｑ
９オフ、Ｑ７オフとなり出力ＷＤ’はＬとなり、ワード
線の電荷は容量の大きいトランジスタＱ６を通して速や
かに放電される。
９オフ、Ｑ７オフとなり出力ＷＤ’はＬとなり、ワード
線の電荷は容量の大きいトランジスタＱ６を通して速や
かに放電される。
チップは選択中であるが当該ワード線が非選択である場
合はφ。
合はφ。
、φ１はＨレベル、従ってトランジスタＱ２がオン、Ｑ
３〜Ｑｉはその１つ以上がオン、Ｎ１およびＮ２点の電
位はり、 Ｉ−ランジスタＱ６．Ｑ、はオフ、Ｑ７は
オン、ＷＤ′はＬとなる。
３〜Ｑｉはその１つ以上がオン、Ｎ１およびＮ２点の電
位はり、 Ｉ−ランジスタＱ６．Ｑ、はオフ、Ｑ７は
オン、ＷＤ′はＬとなる。
従ってこのワード線はやはりトランジスタＱ１． Ｑ２
．およびＱ３〜Ｑｉの１つ以上を通して無効電流が流れ
るが、この系のトランジスタはいずれも小容量であるか
ら流れる電流は微小である。
．およびＱ３〜Ｑｉの１つ以上を通して無効電流が流れ
るが、この系のトランジスタはいずれも小容量であるか
ら流れる電流は微小である。
こうしてワード線の立下り特性が改善されると共に低消
費電力化され、多重選択の発生も確実に防止される。
費電力化され、多重選択の発生も確実に防止される。
以上述べたように本発明によれば、パワーダウンモード
のデコーダ回路のクーンオン、ターンオフ特性を改善で
きる利点がある。
のデコーダ回路のクーンオン、ターンオフ特性を改善で
きる利点がある。
第１図は従来のパワーダウンモードのデコーダ回路を示
す回路図、第２図は本発明の一実施例を示す回路図、第
３図は第２図の各部信号波形図である。 図中、ＮＯＲはノアゲ゛−ト、Ｑ２はパワーダウン用の
トランジスタ、ＢＵＦはオフバッファ回路、■Ｎ■１．
ＩＮ■２はインバータである。
す回路図、第２図は本発明の一実施例を示す回路図、第
３図は第２図の各部信号波形図である。 図中、ＮＯＲはノアゲ゛−ト、Ｑ２はパワーダウン用の
トランジスタ、ＢＵＦはオフバッファ回路、■Ｎ■１．
ＩＮ■２はインバータである。
Claims (1)
- １ 負荷トランジスタとノアゲート構成用の複数の並列
トランジスタとの間にパワーダウン用のトランジスタを
介在させたデコーダ回路において、ノアゲート出力電位
を入力とする第１のインパーク、該第１のインバータの
出力を入力としそしてワード線駆動出力を生じる第２の
インパークからなるオフバッファ回路を設け、そして該
第２のインバータの負荷トランジスタのゲートに該パワ
ーダウン用のトランジスタの電源側電圧を印加し、且つ
そのドレインに該パワーダウン用のトランジスタのゲー
トへ供給される第１の制御信号と同相でそれより位相の
遅れた第２の制御信号を加えるようにしてなることを特
徴とする、デコーダ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54154580A JPS5828676B2 (ja) | 1979-11-29 | 1979-11-29 | デコ−ダ回路 |
| CA000365063A CA1167117A (en) | 1979-11-29 | 1980-11-20 | Decoder circuit |
| IE2459/80A IE50517B1 (en) | 1979-11-29 | 1980-11-26 | A decoder circuit |
| US06/210,661 US4446386A (en) | 1979-11-29 | 1980-11-26 | MOS Decoder circuit using phase clocking for reducing the power consumption |
| EP80304234A EP0030118B1 (en) | 1979-11-29 | 1980-11-26 | A decoder circuit |
| DE8080304234T DE3069568D1 (en) | 1979-11-29 | 1980-11-26 | A decoder circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54154580A JPS5828676B2 (ja) | 1979-11-29 | 1979-11-29 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677983A JPS5677983A (en) | 1981-06-26 |
| JPS5828676B2 true JPS5828676B2 (ja) | 1983-06-17 |
Family
ID=15587315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54154580A Expired JPS5828676B2 (ja) | 1979-11-29 | 1979-11-29 | デコ−ダ回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4446386A (ja) |
| EP (1) | EP0030118B1 (ja) |
| JP (1) | JPS5828676B2 (ja) |
| CA (1) | CA1167117A (ja) |
| DE (1) | DE3069568D1 (ja) |
| IE (1) | IE50517B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135690A (ja) * | 1982-12-27 | 1984-08-03 | Fujitsu Ltd | デコ−ダ回路 |
| FR2591789B1 (fr) * | 1985-12-17 | 1988-02-19 | Labo Electronique Physique | Circuit decodeur pour memoire ram statique |
| JPS6366789A (ja) * | 1986-09-09 | 1988-03-25 | Mitsubishi Electric Corp | Ｃｍｏｓ行デコ−ダ回路 |
| JP2598081B2 (ja) * | 1988-05-16 | 1997-04-09 | 株式会社東芝 | 半導体メモリ |
| US5450027A (en) * | 1994-04-08 | 1995-09-12 | At&T Corp. | Low-power-dissipation CMOS circuits |
| FR2724483B1 (fr) * | 1994-09-12 | 1996-12-27 | Sgs Thomson Microelectronics | Procede de decodage d'adresse dans une memoire en circuit integre et circuit memoire mettant en oeuvre le procede |
| US5572150A (en) * | 1995-04-10 | 1996-11-05 | International Business Machines Corporation | Low power pre-discharged ratio logic |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1502270A (en) * | 1974-10-30 | 1978-03-01 | Hitachi Ltd | Word line driver circuit in memory circuit |
| JPS51139247A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Mos logic circuit |
| JPS6023432B2 (ja) * | 1977-12-09 | 1985-06-07 | 株式会社日立製作所 | Ｍｏｓメモリ |
| JPS5481046A (en) * | 1977-12-12 | 1979-06-28 | Fujitsu Ltd | Decoder circuit |
| JPS5484936A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Decoder circuit |
-
1979
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Also Published As
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