JPH02276386A - ジッタ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は構成を簡単にしたジッタ処理回路の改良に関す
る。

（ロ）従来の技術 ビデオテープレコーダに採用可能なジッタ補正回路に付
いては特開昭５８−１２４３８５号公報（Ｉ（０４Ｎ５
／９５）に開示されている。第３図はこの従来技術に開
示されているジッタ補正回路の要部回路ブロック図であ
る。この従来技術は、大きなジッタ成分に対してはライ
ン毎の入力映像情報（ＡＤ変換データ）の書込開始タイ
ミングを切換え、小さなジッタ成分に対しては人力映像
信号のＡＤ変換タイミングを変更している。尚入力され
る映像信号は負極の水平同期信号とカラーバースト信号
を水平ブランキング期間中に含んでおり、水平同期分離
出力を遅延して形成されるバーストフラッグパルスの発
生期間に於て、基準クロックによってＡＤ変換されたカ
ラーバーストのレベルよりジッタ量を検出している。即
ち、ジッタ補正回路（６）は、入力映像信号を基準クロ
ックに同期して第２ＡＤ変換回路（７）にてＡＤ変換し
ており、このＡＤ変換データは同期分離回路（８）に入
力されて水平同期タイミングが検出される。この同期タ
イミングでバーストフラッグ発生回路（１０）とテープ
Ｈ遅延回路（１１）は基準クロックの計数を開始する。

その結果、バースト発生期間にバーストフラッグパルス
が導出され、映像期間の開始タイミング前で、ジッタ検
出後のタイミングに遅延パルスが導出される。ジッタ検
出回路（９）は、バーストフラッグパルス発生期間中の
特定タイミングに於けるＡＤ変換出力レベルを検出して
ジッタ量（位相ずれ）を検出している。但し、検出され
るジッタ量は、基準クロック周波数がカラーサブキャリ
ア周波数の２ｎ倍であるとき±ｎクロックの範囲であり
、この範囲内でジッタが生ずるものとする。検出された
ジッタ検出データの内下位のデータに基づいてクロック
位相変調回路（１２）のクロック位相は直ちに制御され
る。即ち、クロック位相変調回路（１２）は下位のデー
タに基づいて基準クロックの移相量を制御している。尚
、ジッタ検出の内上位のデータが後述する書込開始制御
回路（１３）に入力される。

入力映像信号を入力する第１ＡＤ変換回路（１）は位相
変調クロックに同期してＡＤ変換を為しており、ＡＤ変
換出力はタイミング回路（２）に入力される。このタイ
ミング回路（２）は位相変調クロックと基準クロックが
特別な位相関係となったとき、データの転送処理が困難
になることを考慮して配されており、ジッタ検出データ
に基づいて特別な位相関係を検出してＡＤ変換データの
転送タイミングを変更している。タイミング回路出力は
、後述するジッタ検出に伴う時間遅れを補償するための
映像遅延回路（３）を介してメモリ（４）に入力される
が、このメモリの書込開始タイミングは、書込開始制御
回路（１３）により規定される。この書込開始制御回路
（１３）は前述する遅延パルスをジッタ検出データの上
位のビットに内容に応じて基準クロックを計数遅延して
いる。従って、この書込開始パルスは、各ラインの映像
開始点に同期して発せられ、各ラインの映像情報のみが
書込制御回路（１４）の出力に基づいてメモリ（４）に
入力される。このメモリ（４）に記憶された映像情報は
、読出■］発生回路（１５）によって各ラインの読出開
始タイミングを規定されて基準クロックに同期して読出
を為す読出制御回路（１６）によってメモリ（４）より
読出される。読出された映像情報は基準クロックに同期
するＤＡ変換回路（５）に於てアナログ化されて出力映
像信号として導出される。尚図中（１７）は基準クロッ
ク発生回路（１７）を示す。

上述する従来技術は、ＡＤ変換回路を２個設けているが
、両ＡＤ変換回路は同時に作動する必要はなく、タイミ
ングを分けて入力するクロックを切換えれば、ＤＡ変換
回路は１個で済む。そこで上述する従来技術は更に第４
図に図示する様なジッタ補正回路をも提案している。こ
のジッタ補正回路は第３図の回路に比し、第２ＡＤ変換
回路（７）を持たず、ジッタ検出回路（９）や同期分離
回路（８）にタイミング回路（２）の出力を入力してい
る点、及びＡＤ変換回路（１）とタイミング回路（２）
に入力するクロックを第１スイツチ（Ｓｌ）によりまた
タイミング回路（２）に入力すべきジッタ検出データを
第２スイツチ（Ｓ２）により選択している点に特徴があ
り、この切換は、クロック切換回路（１８）によって実
行される。従って、この従来技術によれば、クロック切
換回路（１８）が同期タイミングに連動して水平ブラン
キング期間中両スイッチ（Ｓｌ　）（Ｓ２）をｂ側に切
換える。その結果、入力映像信号は基準クロックによっ
てＡＤ変換されタイミング回路（２）を介してジッタ検
出回路（９）に入力される。ジッタ検出回路（９）は前
述する従来例と同様バースト期間の特定タイミングに於
けるＡＤ変換データの値よりジッタ量を検出し、ジッタ
検出データを発し、上位のデータによりメモリへの書込
開始タイミングを規制し、下位のデータにより位相変調
クロックの移相量を規定する。その結果、映像期間の開
始タイミングに於て復帰せしめられる第１スイツチ（Ｓ
ｌ）は移相した位相変調クロックをＡＤ変換回路に供給
し、また第２スイツチ（Ｓ２）は検出データの下位のビ
ットをタイミング回路（２）に入力する。上述する様に
第４図の従来回路では、水平ブランキング期間中に基準
クロックに基づきジッタ量を検出し、映像期間に補正し
たクロックによってＡＤ変換し乍ら、メモリの書込開始
タイミングを規定している。

（ハ）発明が解決しようする課題 上述する従来技術に於て、スイッチ（Ｓｌ）（Ｓ２）に
てスイッチングを為すと、切換直後に於てタイミング回
路（２）が迅速に応答せず、後続する回路に誤動作を生
せしめることなった。特に同期分離回路が誤動作すると
バースト期間が検出出来ず、正しくジッタの検出が出来
ないことが確認された。

（ニ）課題を解決するための手段 そこで、本発明は上述する点に鑑み、スイッチングをす
ることなく位相変調クロックによってのみＡＤ変換を続
けてジッタ量を検出し、検出したジッタ量とＩＨ前にジ
ッタ補正量に応じて位相変調クロックの移相量をコント
ロールすることを特徴とする。

（ホ）作用 よって、本発明によればＩＨ前に位相補正した位相変調
クロックによって検出されるジッタ量はジッタに変化量
であり、その変化量をＩＨ前の補正量より減算すれば補
正すべきジッタ量が算出される。

（へ）実施例 以下、本発明を図示する実施例に従い説明する。

第１は高品位映像信号を記録し再生するビデオディスク
レコーダに本発明を採用する第１実施例を示す回路ブロ
ック図であり、記録信号は１ライン周期に負極水平同期
信号、バースト信号、時間軸圧縮した線順次カラー信号
、時間軸圧縮した輝度信号をそれぞれ順に配列している
。尚、バースト信号は、ジッタ補正のための定周波であ
り、その周波数は基準クロックの６逓倍に選定されてい
る。本実施例は、位相変調クロックにより入力映像信号
をＡＤ変換しておりＡＤ変換出力を常時作動状態にある
タイミング回路（２）に供給して基準クロックに同期し
てＡＤ変換出力を導出せしめている。このＡＤ変換出力
を入力する同期分離回路（８）は負極の水平同期信号を
検出して同期分離パルスを発生している。この同期分離
パルスはバーストフラッグ発生回路（１０）とテープＨ
遅延回路（１１）に入力される。本実施例に於て、前記
両回路（１０）（１１）は映像遅延回路（３）による遅
延量を考慮して、バーストフラッグパルスや遅延パルス
を形成導出している。映像遅延回路（３）により遅延さ
れて導出されるＡＤ変換出力は、ジッタ変動検出回路（
９′）に入力され、バースト期間の特定基準クロックに
対するＡＤ変換出力の値より、ＡＤ変換を為して変調ク
ロックに対するジッタ量、即ち、ジッタの変動データを
検出している。このシック変動データに基づいてジッタ
補正データを形成するため、本実施例ではＩＨ前のジッ
タ補正データをＩＨ遅延回路（２０）より得ており、減
算回路（演算回路）（２１）に於てＩ　Ｈ前のジッタ補
正データよリジッタ変動データを減算してジッタ補正量
を求めている。このジッタ補正量はリミッタ（２２）に
よりその値を所定範囲に留めてジッタ補正データを形成
している。このリミッタ（２２）のリミット範囲は書込
開始制御回路（１３）の応答範囲より狭く設定されてい
るが、この応答範囲が広い場合にはリミッタ（２２）は
不要となる。リミッタより得られるジッタ補正データは
前述するＩＨ遅延回路（２０）に記憶されていると共に
クロック位相変調回路（１２）とタイミング回路（２）
と書込開始制御回路（１３）の制御入力とされる。クロ
ック位相変調回路（１２）はｌクロック以下（下位）の
ジッタ補正データを検出して基準クロックの移相量を制
御し、タイミング回路（２）は特殊な移相量を検出して
基準信号とのタイミング補正を為している。更に書込開
始制御回路（１３）は遅延パルス発生タイミングより上
位のジッタ補正データに基づいて基準クロックを計数し
て映像データの入力タイミングに同期する書込開始パル
スを発生している。書込制御回路（１４）はこの書込開
始パルスの入力を受けてメモリ（４）内にＡＤ変換出力
をライン単位で書込む。メモリ（４）は入力映像信号の
水平同期信号に同期してＡＤ変換データを記憶しつつ、
一定の周期で読出を為しており、基準クロックを入力す
る読出Ｈ発生回路（１５）は一定周期（ライン周期）で
読出開始パルスを発しており、読出制御回路（１６）は
ライン周期毎にＡＤ変換データの読出を為している。読
出されたＡＤ変換データはジッタを解消されておりＤＡ
変換回路（５）に於てアナログ化されて導出される。

尚図示していないが、時間軸圧縮した線順次カラー信号
や輝度信号を元通り時間軸伸長して同期化して種々の処
理をディジタル的に為す場合は、それらの処理手段をＤ
Ａ変換回路の前段に設ける必要がある。

上述する実例では、同期分離回路（８）の動作の遅れ即
ち同期分離パルスの発生を遅れを補償するため、映像遅
延回路（３）の出力をジッタ検出回路（９）に入力して
いるが、映像遅延回路（３）の遅延時間が短かい場合に
はバストフラッグパルスの発生タイミングが遅れて正し
くジッタ検出が出来ないことが予測される。そこで第２
図に図示する様にタイミング回路（２）の出力を独立的
に設けた遅延回路（２３）に入力してこの遅延出力をジ
ッタ変換検出回路（９゛）に入力する様構成すれば、あ
る程度自由に遅延回路（２３）の遅延時間を設定するこ
とが出来、ジッタを正しく検出することが出来る。

尚、第２図に図示せる第２実施例に付いては、第１図と
ほぼ共通に付き同一構成要素に同一符号を付して動作説
明を割愛する。

上述する実施例は、何れもラインの開始部分で位相を断
続的に変更するものであり、各ラインの映像期間中に変
動するジッタに追従することが出来ない。

そこで、第３の実施例は、予測されるジッタ変動に合わ
せてクロックの位相を映像期間中に連続的に変更するも
のであり、第５図はその要部回路図を示す。本実施例は
第２図に図示する第２実施例に更に変更を加え水平周期
検出手段（２４）と速度誤差予測手段（２５）と補正信
号発生手段（２６）と加算手段（２７）とを追加するこ
とを特徴とする。

前記水平周期検出手段（２４）は、水平同期周期を正確
に検出して水平周期データを導出するものである。この
水平周期検出回路（２４）は、水平同期周期を粗く計数
する手段と、変動分を細がく計数する手段とを配して、
両者を演算処理することを特徴とする。

まず、水平同期周期を粗く計数するため、基準クロック
に同期して発せられる同期分離出力は、まずテープＨ遅
延回路（１１）に入力され基準クロック整数個分だけ更
に遅延される。このテープＨ遅延出力は、基準クロック
に同期して水平ブランキング期間の終端近傍で発生せし
められ、水平周期検出手段（２４）中のカウンタ（２４
ａ）のリセット入力されると共に、ラッチ回路（２４ｂ
）のラッチ入力とされる。前記カウンタ（２４ａ）は、
テープ［Ｉ出力を基準クロックにて計数すると共に、計
数完了タイミングで計数値をラッチ回路（２４ｂ）にラ
ッチしている。従って、ラッチデータは水平周期分離出
力の周期に対応する。尚本実施例では水平同期区間に於
て、クロック位相変調回路（１２）は無変調状態に規定
されており、ＡＤ変換タイミングは基準クロックと同位
相で為される。

一方、水平同期の変動を細かく計数するため、タイミン
グ出力は遅延回路（２３）に入力され、同期分離処理に
要する時間分の遅延処理を為されて基準クロックに同期
する遅延信号としてジッタ変動検出回路（９゛）に入力
される。また、バーストフラッグ発生回路（１０）は基
準クロ゛ツクに同期する同期分離出力とを起点にして基
準クロックを一定数計数して、基準クロックに同期する
所定時間幅のバーストフラッグパルスを、ジッタ変動検
出回路（ｌＯ）に入力しでいる。尚、バースト信号周期
は、基準クロック周期の６倍に設定されており、前記ジ
ッタ変動検出回路（１０）はバーストフラッグパルス発
生期間中にラッチした遅延信号のレベルとその変動より
同期分離出力タイミングにバースト信号の位相ずれ量を
検出しており、その検出の範囲は±３クロックで、検出
精度はｌ／３２クロックである。従って、ジッタ変動検
出出力は±３クロックの範囲で小数点以下５ｂｉｔの精
度で形成される。水平周期検出回路（２４）に入力され
る。

ジッタ変動検出出力は、ＬＨ遅延回路（２４Ｃ）と減算
回路（２４ｄ）に入力される減算回路（２４ｄ）は入力
されるジッタ変動検出出力よりＩＨ前のジッタ変動検出
出力を減算して細かい水平同期周期の変動量を算出して
おり、次段の加算回路（２４ｅ　）に於て、水平同期周
期を高い精度で算出している。

この水平周期検出出力は、次段の速度誤差予測回路（２
５）に入力される。この速度誤差予測回路（２５）は、
１ライン前と２ライン前と３ライン前の水平周期検出出
力（Ｔｌｌｉ）（Ｔ、−＊）（Ｔ’、１−ｓ）より当該
ラインの水平周期Ｔｎを予測すべく Ｔ　、、＝　３　Ｔ　、−＋−３Ｔ　ｌｌ−、＋　Ｔ　
ａ−１なる演算を為し、当該ラインの水平同期周期Ｔｎ
を予測する。次に予測した水平同期周期Ｔｎより基準水
平同期周期ＴＯを減算して速度誤差予測データ△Ｔｎを
導出する。

この予測誤差データ△Ｔｎは、補正信号発生回路（２６
）に入力される。この補正信号発生回路（２６）は、書
込開始制御信号をリセット入力とするカウンタ（２６ａ
）にて基準クロックを計数しており、映像期間中基準ク
ロックを所定数計数している。乗算回路（２６ｂ）は、
速度誤差予測データとこのカウンタ出力と一定数とを乗
算処理しており、各映像期間中０より予測誤差データの
値迄連続的に増加する乗算出力を補正信号として導出し
ている（第８図参照）。

加算回路（６）はジッタ検出出力中の小数点以下の値と
、この補正信号とを加算してクロック位相変調回路（１
２）とタイミング回路（２）の制御入力としており、ク
ロック位相変調回路（１２）はジッタ検出出力が発生す
る迄無変調状態にあり、ジッタ検出出力発生後に映像期
間開始点に於けるクロック位相を規定し、続く映像期間
に於てその位相を速度誤差予測データに比例して変化せ
しめる。尚、クロツタ位相変調回路（１２）の位相変調
ステップは１６段階である。

よって、この第３実施例によれば、位相変調クロックが
、各映像期間で連続的に変化することにより、応答の自
然なジッタ補正が可能になる。

尚、第５図の第３実施例に付いても、第１図と同一構成
要素に付いては符号を共通にして説明を割愛する。

（ト）発明の効果 よって、本発明によれば、常時位相変調クロックによっ
てのみＡＤ変換をするだけで、安定確実なジッタ補正が
可能になり、その効果は大である。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路ブロック図、第
２図は第２実施例の回路ブロック図、第３図第４図は従
来の異なる態様の回路ブロック図、第５図は第３実施例
の回路ブロック図、第６図は同実施例の水平周期検出回
路の回路ブロック図、第７図は同実施例の補正信号発生
回路の回路ブロック図、第８図は同要部信号波形図、を
それぞれ示す。 （９゛）・・・ジッタ変動検出回路、（２１）・・・減
算回路、（２０）・・・ＩＨ遅延回路

Claims (1)

【特許請求の範囲】
1. （１）入力映像信号をジッタ成分に同期する位相変調ク
   ロックに同期してＡＤ変換し、ＡＤ変換出力中の映像情
   報を水平同期タイミングに同期してメモリに記憶し、前
   記基準クロックに同期して前記メモリよりＡＤ変換出力
   を読出すことにより前記入力映像信号中のジッタを解消
   する方式のジッタ処理回路に於て、 水平同期周期で時分割多重されたバースト信号のＡＤ変
   換値に基づいて１水平同期期間中に生ずるジッタ変動を
   検出してジッタ変動データを形成導出するジッタ変動検
   出回路と、 １水平同期周期前のジッタ補正データと前記ジッタ変動
   データに基づき新たなジッタ補正データを形成導出する
   演算回路と、 上位の前記ジッタ補正データに基づいて前記メモリに対
   する前記ＡＤ変換データの書込開始タイミングを規定す
   る書込開始制御回路と、 下位の前記ジッタ補正データに基づいて前記位相変調ク
   ロックの位相を制御するクロック位相変換回路とを、 それぞれ配して成るジッタ処理回路。