JPH02242341A

JPH02242341A - マイクロコンピュータ

Info

Publication number: JPH02242341A
Application number: JP6520389A
Authority: JP
Inventors: Shinichi Hirose; 進一廣瀬
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-03-15
Filing date: 1989-03-15
Publication date: 1990-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はマイクロコンピュータの割込制御方式に関す
るものである。

〔従来の技術〕

第３図は従来のマイクロコンピュータのブロック図であ
り、図において、（１）はアドレスバネ、伐）はデータ
バス、１ｕｌｌは割込信号クロンク信号、読み／書き信
号等を含む制御バス、（４）はタイマやポート等の周辺
回路、！５１はプログラムやデータを格納する記憶回路
、（６）〜０１はＣＰＵ内の汎用レジスタＲＯ〜Ｒ７，
０４１はプログラムカウンタ、■はスタックポインタ、
Ｏｅはフラグレジスタ、αηは割込要求フラグ、割込許
可フラグを含む割込制御レジスタ、側は制御回路部であ
る。

第４図は第３図のマイクロコンピュータの割込受付処理
の動作を示すタイミング図である。

次に動作について説明する。ｍ４図のＴ、の期間中に、
第３図の周辺回路（４）から割込要求が発生する。この
とき割込制御レジスタ顛の割込要因に対応する割込の許
可フラグが許可状態になっている場合、割込要求が発生
すると、対応する割込要求フラグがセットされ、次の命
令コードのフェンチサイクル、ここでは第４図のＴ、で
割込受付処理が開始する。アドレスバスｉｌｌにはＴ、
サイクル中に準備されていた命令コードの番地がプログ
ラムカウンタからそのまま出てしまうので、記憶回路（
５）から読み出されたデータは使用されない０次のＴ、
サイクルで、アドレスバス１１）にはスタックポインタ
四の（直が出され、データバス（２）にはＴＩサイクル
時のアドレスバス（１）に載ったのと同じ値がプログラ
ムカウンターから出され、記憶回路（５）に書き込まれ
、プログラムカウンタ圓の値がここに保存される。そし
て、スタックポインタ０５１の値が１つ減る０次のＴ、
サイクルで、アドレスバス１１）からスタックポインタ
０りの新しい値が出され、データバス（２）にはフラグ
レジスタＯ＠の内容が出され、これが記憶回路（５）に
書き込まれフラグレジスタ０醗の値がここに保存される
。そしてスタックポインタ■の値が１つ減る。

次のＴ、サイクルで、アドレスバス１１）に割込処理開
始番地を示すデータを格納しであるアドレスが出され、
記憶回路（５）から割込処理開始番地がデータバス＋２
）に読み出される０次のＴｈサイクルからが、割込処理
プログラムの実行て、Ｔ、サイクルでは、Ｔｓサイクル
で読み出されたデータの値がプログラムカウンターに取
り込まれ、アドレスバス１１１にもこの値が出力される
。記憶回路（５）から該当番地の内容が読み出されデー
タバス（２）へ出力される。命令はレジスタＲＯ１６１
の内容をスタックポインタＱ−で指される記憶回路（５
）に格納し、スタックポインタａ９の値を１つ減じるも
ので、Ｔ、サイクルはＣＰＵの内部処理の期間、Ｔ、サ
イクルでレジスタＲＯ（６）の内容が記憶回路（５）に
格納され、Ｔ、サイクル以降の処理でレジスタＲＯｉ６
１の内容を破壊しても、後に復元できる。

（発明が解決しようとする！ＩＢ）従来のマイクロコンピュータの割込制御は以上のように
行なわれていたので、割込処理の記述しである番地へ飛
ぶ前に、その飛び先番地がどこであるか、記憶回路にあ
るテーブルを読み出す必要があり、また割込処理時に退
避すべきレジスタを割込処理プログラムによって退避す
る必要があるため、割込要求が発生してから実際の処理
を開始するまでの準備期間が長いという問題点があった
。

この発明は上記のような問題点を解消するためになされ
たもので、割込要求発生から実際の処理を開始するまで
の準備期間が短い割込処理制御方式を得ることを目的と
する。

〔課題を解決するための手段〕

この発明請求項（１）に係る割込処理ｗＩ御方式は割込
処理の開始番地を保持するレジスタを設け、これを用い
た割込処理制御方式である。

この発明の請求項（２）に係る割込処理制御方式は、割
込受付時に退避すべきレジスタの種類を記憶するレジス
タを設け、これを用いた割込処理制御方式である。

Ｃ作　用］この発明の請求項１１＋における割込処理ｖｉＩＩｍ方
式は割込処理の開始番地を保持するレジスタの出力をイ
ネーブルにすることによって、割込処理番地を発生さセ
、マイクロコンピュータのアドレスバスを駆動するよう
にした割込処理制御方式である。

この発明の請求項ζ２）における割込処理制御方式は割
込時にｉ！！、ｉ！すべきレジスタの種類を記憶してお
くレジスタを設け、このレジスタの内容にしたがって必
要なレジスタの内容を退避するようにした割込処理制御
方式である。

【実施例〕

以下、この発明の一実施例を図について説明する。　１
ｌｒｊＪはこの発明の一実施例であるマイクロコンピュ
ータのプルンク図であり、図において、（１１はアドレ
スバス、１２＋はデータバス、（３）は割込信号、クロ
ック信号、読み／書き信号等を含む制御バス、（４）は
タイマやポート等の周辺回路、イ６）〜０３１はＣＰＵ
内の汎用レジスタＲＯ〜Ｒ７、卸はプログラムカウンタ
、０９はスタックポインタ、ＱＧはフラグレジスタ、０
は割込９Ｆ求フラグ、割込許可フラグを含む割込制御レ
ジスタ、ａｍは制御ｎ回路部、（至）〜（２３）は割込
処理の開始番地を保持させておく割込入口アドレスレジ
スタ、（２４）〜（２８）は割込処理時に退避しておく
べきレジスタのＩｌ類を記憶さ廿ておく割込処理退避レ
ジスタポインタである。

第２図は第１図のマイクロコンピュータの割込受付処理
の動作を示すタイミング図である。

次に動作について説明する。マイクロコンピュータのリ
セフトがかがってから割込許可フラグを許可にするまで
の間に第１図の割込入口アドレスレジスタ舖〜（２３）
および割込処理退避レジスタポインタ（２４）〜（２８
）に所定の値を設定しておく、これはリセットシーケン
スで記憶回路（５）内に設けたテーブル領域から値を読
み出してこれらのレジスタへ転送するようなハードウェ
ア、あるいは、ソフト的にレジスタへ値を書き込むなど
の方法がある。こうして設定した後、第２図のＴ、の期
間中に第１図の周辺回路（４）からＩＮＴ２割込要求が
発生したとする。このとき割込側２ルジスタ顛の割込要
因に対応する割込の許可フラグが許可状態になっている
場合、割込要求が発生すると、対応する割込要求フラグ
がセントされ、次の命令コードのフェンチサイクル、こ
こでは第２図のＴ８で割込受付処理が開始する。アドレ
スバスにはＴ、サイクル中に準備されていた命令コード
の番地がプログラムカウンタからそのまま出てしまうの
で、記憶回路（５）から読み出されたデータは使用され
ない０次のＴ、サイクルでアドレスバス（！）にはスタ
ックポインタ（５）の値が出され、データバス（２）に
はＴｓサイクル時のアドレスバスに載ったのと同じ値が
プログラムカウンタ圓から出され、記憶回路（５）に書
き込まれ、プログラムカウンタＱ４）の値がここに保存
される。そして、スタックポインタ（２）の値が１つ減
る。つぎのＴ、サイクルでアドレスバスＴｌ）からスタ
ックポインタ０９の新しい値が出され、データバス（２
）にはフラグレジスタａＩ９の内容が出され、これが記
憶回路（５）に書き込まれフラグレジスタＱｌの値がこ
こに保存される。そしてスタックポインタ四の値が１つ
減る。

次の７％サイクルでＩＮＴ２割込に対応する割込処理退
避レジスタポインタＩ　２３　（２５）の内容に従い、
スタックポインタα９で指される記憶回路（５）の番地
に、所定のレジスタの内容が格納される。

ここで、Ｉ　２　Ｓ　（２５）がＲ７Ｑ１〜Ｒ０１６１
（７）レジスタの内容を退避するかどうかを示す８ビア
）のレジスタで、最上位ビットがＲ７Ｑ：Ｉ、最下位ピ
ントがＲＯ（６１に関するものであったとして、このレ
ジスタの内容が０００００００１　であると、レジスタ
ＲＯ１６１の内容が記憶回路（５）に退避され、スタッ
クポインタ０９の値が１つ減る。仮に■２　Ｓ　（２５
）の内容が１００００００１　であると、レジスタＲＯ
（６１とレジスタＲ７Ｑ３の内容が記憶回路（５）に退
避される。この場合は２サイクルを要し、スタックポイ
ンタ（へ）はさらに１つ減ることになるが、ここではＩ
　２　Ｓ　（２５）の内容が０００００００１であった
ことにしておく。

Ｔ、サイクルではＩＮＴ２割込に対応する割込入口アド
レスレジスタ＋２人ＤＲｆｉの内容がアドレスバスｉｌ
＋に出されるとともに、プログラムカウンターに格納さ
れる。データバス偉）には記憶回路＋５１から読み出さ
れた割込処理プログラムの最初の命令が乗っており、こ
のサイクルは割込処理プログラムの最初の命令取り込み
サイクルになっている。Ｔ、サイクル以降、割込処理プ
ログラムが続行される。

結局、従来例のタイミング図のＴ、以降のソフトウェア
処理が、この発明の実施例のタイミング図のＴｈ以降の
ソフトウェア処理で行なわれる事になる。

なお、上記実施例では割込入口アドレス以降がすぐ割込
処理プログラムになっている場合を示したが、割込入口
アドレス以降が小さなテーブル領域になっていて、その
後から割込処理プログラムがはじまるようになっていて
も良い。

〔発明の効果〕

以上のようにこの発明の請求項（１）によれば、割込入
口アドレスをデータバスを通じて得た後、アドレスバス
にそのアドレスを出すがわりに、割込入口アドレスレジ
スタから割込入口アドレスをアドレスバスに直ちに出す
ようにする。

また、この発明の請求項偉）によれば、割込受付時に退
避すべきレジスタをプログラムに依らず割込処理退避レ
ジスタポインタで決めるようにしたので、それぞれ割込
処理の前処理に要するサイクル数が減少し、マイクロコ
ンピュータの割込応答が高速化されるなどの効果がある
。

【図面の簡単な説明】

第１図は、この発明の一実施例によるマイクロコンピュ
ータのプロ７り図、第２図はこの発明の一実施例による
マイクロコンピュータの割込受付処理の動作を示すタイ
ミング図、第３図は従来のマイクロコンピュータのブロ
ック図、第４図は従来のマイクロコンピュータの割込受
付処理の動作を示すタイミング図である。図において、（ｌ）はアドレスバス、（２）はデータバ
ス、（３）は制御バス、（４）はタイマやボート等の周
辺回路、（５）は記憶回路、（６）〜０はＣＰＵ内の汎
用レジスタＲＯ〜Ｒ７、（財）はプログラムカウンタ、
凶はスタックポインタ、ａｉｌはフラグレジスタ、ａη
は割込制御レジスタ、ＯＩＩは制御回路部、鱈〜（２３
）は割込入口アドレスレジスタ、（２０〜（２８）は割
込処理退避レジスタポインタを示す。なお、図中、同一符号は同一、または相当部分を示す。代理人　　　　　大　　岩　　増　　雄第２ＶＡＮ式１％式％１、事件の表示特願イ平１−６５２０３号訊補正をする者代表者第４図り／；１１５、補正の対象明細書の発明の詳細な説明の欄、及び図面。６、補正の内容（１）明細書の第１頁第１９行に「（ｌ）はアドレスバネ、」とあるのをｒ　（１）はア
ドレスバス、」に訂正する。（２）明細書の第６頁第４行に「プルツク図で」とある
のを「ブロック図で」に訂正する。（３）図面中筒１図を別紙のとおり訂正する。？、　　ＷＩＡ付書類書類録（１）訂正図面（第１図）　　　　　　　１通以上

Claims

【特許請求の範囲】

（１）ユーザが値を設定することが可能なレジスタを設
け、割込受付時に割込処理の開始アドレスを発生するこ
とを特徴とするマイクロコンピュータ。
（２）ユーザが値を設定することが可能なレジスタを設
け、割込受付時に退避すべきＣＰＵレジスタがどれどれ
であるかを記憶していることを特徴とするマイクロコン
ピュータ。