JPH022178B2 - - Google Patents
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- JPH022178B2 JPH022178B2 JP3496484A JP3496484A JPH022178B2 JP H022178 B2 JPH022178 B2 JP H022178B2 JP 3496484 A JP3496484 A JP 3496484A JP 3496484 A JP3496484 A JP 3496484A JP H022178 B2 JPH022178 B2 JP H022178B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
- G06F13/1657—Access to multiple memories
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数の中央処理装置、チヤネル制御
装置、記憶制御装置、主記憶装置を有するデータ
処理システムにおけるアクセス制御方式に関し、
特に異なるアクセス制御系の複数の装置に対して
同期的なアクセスを可能にするアクセス制御方式
に関する。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention relates to an access control method in a data processing system having a plurality of central processing units, a channel control unit, a storage control unit, and a main storage device.
In particular, the present invention relates to an access control method that enables synchronous access to multiple devices with different access control systems.
従来のシステム構成図を第1図に示す。図中、
CPU0,CPU1は中央処理装置、CHP0,CHP
1はチヤネル制御装置、MCU0,MCU1は記憶
制御装置、MSU0,MSU1,MSU2,MSU3
は主記憶装置である。従来のシステム構成におい
てシステム内の複数の装置に同期してデータを設
定するアクセスの制御はさほど困難な事ではな
い。例えばCPU0からCHP0,CHP1へデータ
を送出する時は、CPU0よりそのアクセスの処
理の実行を決められたMCU、例えばMCU0にそ
のアクセスを出し、MCU0内で優先順位をとつ
た後CHP0,CHP1へ同時にデータを送出すれ
ば良い。
A conventional system configuration diagram is shown in FIG. In the figure,
CPU0, CPU1 are central processing units, CHP0, CHP
1 is a channel control device, MCU0, MCU1 is a storage control device, MSU0, MSU1, MSU2, MSU3
is the main memory. In a conventional system configuration, it is not very difficult to control access to synchronously set data in multiple devices within the system. For example, when sending data from CPU0 to CHP0 and CHP1, CPU0 sends the access to the MCU that has been decided to execute the access processing, for example MCU0, and after taking priority within MCU0, it is sent to CHP0 and CHP1 simultaneously. All you have to do is send the data.
しかし、最近の情報処理装置は小型化、高速性
が要求されている為、装置間のケーブルの為のス
ペースも制限されて来ている。たとえば、後述さ
れる第2図はケーブル数を削減したシステム構成
例である。図中の各構成要素の記号は第1図に示
したものに同じである。 However, as recent information processing devices are required to be smaller and faster, the space for cables between devices is also becoming limited. For example, FIG. 2, which will be described later, is an example of a system configuration in which the number of cables is reduced. The symbols of each component in the figure are the same as those shown in FIG.
このシステムでの基本的動作はアクセス先主記
憶装置が接続されている記憶制御装置において該
当アクセスを処理する事である。 The basic operation of this system is to process the access in the storage control device to which the access destination main storage device is connected.
このシステムにおける、複数の装置に同期して
データを設定するアクセスの制御は次の方法が考
えられる。つまり主記憶装置へのアクセスを拡張
して、両記憶制御装置に接続されている装置へデ
ータを送出する場合、両記憶制御装置でそれぞれ
優先順位をとり、それぞれの装置へデータを送出
すれば良い。しかしこの制御では次の欠点があ
る。 In this system, the following method can be considered for controlling access to synchronize and set data in a plurality of devices. In other words, if you want to expand access to the main memory and send data to devices connected to both storage control devices, you can prioritize each storage control device and send data to each device. . However, this control has the following drawbacks.
同期させる為には両記憶制御装置で優先順位
がとれるタイミングで優先順位をとる必要があ
る為、アクセスを保持するレジスタの保持時間
が長くなり性能の低下となる。 In order to synchronize, it is necessary to take the priority order at the timing when both storage control devices can take the priority order, so the holding time of the register that holds the access becomes longer, resulting in a decrease in performance.
他の記憶制御装置へアクセスを送出するバス
を使用し、又他の記憶制御装置のアクセスを保
持するレジスタを専有する為性能低下につなが
る。 Since a bus is used to send accesses to other storage control devices, and a register that holds accesses from other storage control devices is exclusively used, performance deteriorates.
本発明の目的は上記欠点を改善し、性能低下を
伴わずに同期して複数の装置にデータを設定する
手段を提供する事である。
An object of the present invention is to improve the above-mentioned drawbacks and provide a means for synchronously setting data in a plurality of devices without deteriorating performance.
その為本発明は、相互に接続された複数の記憶
制御装置と、それぞれが前記複数の記憶制御装置
のいずれか1つに接続された各複数の中央処理装
置、チヤネル制御装置、主記憶装置とをそなえ、
かつ中央処理装置とチヤネル制御装置と主記憶装
置相互間のデータ転送は記憶制御装置を介して行
われるデータ処理システムであつて、自装置に接
続されている主記憶装置へのアクセスを制御する
第一のパイプラインと、他の記憶制御装置に接続
されている主記憶装置へのアクセスでの自装置で
必要な制御を行う為の第二のパイプラインと、自
装置に接続されている装置からのアクセスのうち
少なくとも他の記憶制御装置に接続されている主
記憶装置に対するアクセスの優先順位を決定し、
他の記憶制御装置へ該アクセスを送出する第一の
優先決定回路と、自装置に接続されている装置か
らのアクセスと他の記憶制御装置の前記第一の優
先決定回路から送られてきたアクセスとのうち少
なくとも自装置に接続されている主記憶装置への
アクセスの優先順位を決定し、第一のパイプライ
ン及び他の記憶制御装置の第二のパイプラインへ
該アクセスを送出する第二の優先決定回路を有す
る記憶制御装置において、自装置に接続されてい
る中央処理装置あるいはチヤネル制御装置からの
アクセスのうちシステム内の複数の装置に対して
同期してデータを設定するアクセスを識別する識
別回路を具備し、該識別回路により、該当するア
クセスが認識された時、該アクセスは自装置の第
二の優先決定回路でのみ優先順位をとり処理され
る事を特徴とするアクセス制御方式である。 Therefore, the present invention provides a plurality of interconnected storage control devices, each of which is connected to one of the plurality of storage control devices, a plurality of central processing units, a channel control device, and a main storage device. Equipped with
The data processing system is a data processing system in which data transfer between the central processing unit, the channel control device, and the main storage device is performed via a storage control device, and a main storage device that controls access to the main storage device connected to the own device is a data processing system. one pipeline, a second pipeline for performing the necessary control on the own device in accessing the main storage device connected to another storage control device, and a second pipeline from the device connected to the own device. determine the priority of accesses to at least the main storage device connected to other storage control devices among the accesses of
A first priority determination circuit that sends the access to another storage control device, accesses from devices connected to the own device, and accesses sent from the first priority determination circuit of other storage control devices. A second pipeline that determines the priority of access to at least the main storage connected to the own device and sends the access to the first pipeline and the second pipeline of the other storage control device. In a storage control device having a priority determination circuit, identification for identifying accesses from the central processing unit or channel control device connected to the device to synchronously set data for multiple devices in the system. An access control method comprising a circuit, and when the identification circuit recognizes a corresponding access, the access is prioritized and processed only by a second priority determining circuit of the own device. .
又、上記記憶制御装置において中央処理装置か
らチヤネル制御装置へのデータ転送アクセスを識
別する識別回路を具備し、該当するアクセスが認
識された時、アクセス発生元である中央処理装置
が接続されている記憶制御装置の第二の優先決定
回路でのみ優先順位をとり処理する事を特徴とす
る。 Further, the storage control device is provided with an identification circuit that identifies data transfer access from the central processing unit to the channel control device, and when the corresponding access is recognized, the central processing unit that is the source of the access is connected. It is characterized in that only the second priority determination circuit of the storage control device determines and processes the priority order.
なお本発明において同期的なアクセスとは、複
数の装置に対するアクセスが同時的に行われる場
合のみでなく、複数の装置に対する各アクセス間
に予め知り得る一定の時間関係が保たれている場
合をも含むものである。 Note that in the present invention, synchronous access refers not only to cases in which accesses to multiple devices are performed simultaneously, but also to cases in which a certain time relationship that can be known in advance is maintained between each access to multiple devices. It includes.
以下に、本発明の詳細を実施例にしたがつて説
明する。
The details of the present invention will be explained below with reference to Examples.
第2図を本発明の1実施例システムとして説明
する。中央処理装置CPU0,CPU1、チヤネル
制御装置CHP0,CHP1、記憶制御装置MCU
0,MCU1、主記憶装置MSU0,MSU1,
MSU2,MSU3からなつている。しかし本実施
例では、CPU0,CHP0,MSU0,MSU1が
それぞれMCU0に接続されて1つのアクセス制
御系を構成し、またCPU1,CHP1,MSU2,
MSU3がそれぞれMCU1に接続されて他の1つ
のアクセス制御系を構成している。さらにMCU
0およびMCU1間には、制御情報、アドレス、
データ等を転送するインタフエースが設けられて
いる。 FIG. 2 will be described as an embodiment of the system of the present invention. Central processing unit CPU0, CPU1, channel control unit CHP0, CHP1, storage control unit MCU
0, MCU1, main storage MSU0, MSU1,
It consists of MSU2 and MSU3. However, in this embodiment, CPU0, CHP0, MSU0, MSU1 are each connected to MCU0 to constitute one access control system, and CPU1, CHP1, MSU2,
The MSUs 3 are each connected to the MCU 1 to constitute another access control system. More MCU
Between 0 and MCU1, control information, address,
An interface for transferring data etc. is provided.
たとえばCPU0が自系のMSU0,MSU1の
いずれかにアクセスを行う場合には、MCU0が
そのアクセス要求を処理して指示された装置の選
択とデータ転送の制御を行う。しかし、CPU0
が他系のMSU2,MSU3のいずれかにアクセス
を行う場合には、MCU0がCPU0からのアクセ
ス要求をさらにMCU1にも転送し、MCU0およ
びMCU1の双方を介してアクセス制御が行われ
る。 For example, when CPU0 accesses either MSU0 or MSU1 of its own system, MCU0 processes the access request, selects the designated device, and controls data transfer. However, CPU0
When accessing either MSU2 or MSU3 of the other system, MCU0 further transfers the access request from CPU0 to MCU1, and access control is performed via both MCU0 and MCU1.
第3図はMCU0,MCU1の細部構成図であ
り、図中、1はMCU0,2はMCU1,3乃至6
は制御情報およびアドレス等を転送する制御用の
インタフエース線、7および8はデータ転送用の
インタフエース線である。またMCU0において、
103乃至106はレジスタ、107および10
8はアクセス要求自他識別回路、109は自
MCU優先決定回路、110は他MCU優先決定回
路、111は自MCUパイプライン、112は他
MCUパイプライン、113は実行制御回路、1
14乃至120はレジスタ、121乃至124は
セレクタである。なおMCU1における参照番号
203乃至224の各要素は、第1桁数字が“2”で始
まつているが、MCU0における参照番号103乃至
124の各要素とそれぞれ対応するものであるので、
説明は省略する。 Figure 3 is a detailed configuration diagram of MCU0 and MCU1, in which 1 is MCU0 and 2 is MCU1, 3 to 6.
1 is a control interface line for transferring control information, addresses, etc., and 7 and 8 are interface lines for data transfer. Also, in MCU0,
103 to 106 are registers, 107 and 10
8 is an access request self/other identification circuit; 109 is an access request self/other identification circuit;
MCU priority decision circuit, 110 is other MCU priority decision circuit, 111 is own MCU pipeline, 112 is other
MCU pipeline, 113 is an execution control circuit, 1
14 to 120 are registers, and 121 to 124 are selectors. Reference number in MCU1
The first digit of each element 203 to 224 starts with "2", but the reference numbers 103 to 224 in MCU0
Since they correspond to each of the 124 elements,
Explanation will be omitted.
CPUからCHPへのデータ転送アクセスのデー
タバスは、MCUへのアクセスのアドレスバスと
共用され、レジスタ103,203を経由する。 The data bus for data transfer access from the CPU to the CHP is shared with the address bus for access to the MCU, and passes through registers 103 and 203.
CPUからのアクセスがどのMCUに接続されて
いるCHPに対するものであつても、このCPUが
接続されているMCUにおいて優先順位がとられ、
自装置に接続されているMSUへのアクセスを制
御するパイプライン、すなわち自MCUパイプラ
インに入力されると同時に、他のMCUへも制御
コード、アドレス情報が送出される。 No matter which MCU an access from a CPU is to a CHP connected to, priority is given to the MCU to which this CPU is connected.
The control code and address information are input to the pipeline that controls access to the MSU connected to the own device, that is, the own MCU pipeline, and at the same time, the control code and address information are also sent to other MCUs.
該アクセスが自MCUに接続されているCHPへ
のアクセスであれば、自MCUパイプラインの制
御によりデータ転送を行い、他のMCUに接続さ
れているCHPへのアクセスであれば、そのCHP
が接続されているMCU内の他MCUパイプライン
の制御によりデータ転送が行われる。 If the access is to a CHP connected to the own MCU, data transfer is performed under the control of the own MCU pipeline, and if the access is to a CHP connected to another MCU, that CHP
Data transfer is performed under the control of other MCU pipelines within the MCU to which it is connected.
MCU0において、アクセス要求自他識別回路
107,108は、それぞれCPU0およびCHP
0からのアクセス要求が自系(MCU0)に属す
るものか他系(MCU1)に属するものかを識別
し、識別結果にしたがつてそのアクセス要求を、
自MCU優先決定回路109または他MCU優先決
定回路110へ転送する。なお、アクセス要求自
他識別回路107,108は、全システム同期ア
クセス要求、CHPへのデータ転送要求について
は自系として取扱い、自MCU優先決定回路10
9へ転送する。 In MCU0, access request self-other identification circuits 107 and 108 are CPU0 and CHP, respectively.
It identifies whether the access request from 0 belongs to the own system (MCU0) or the other system (MCU1), and according to the identification result, the access request is
It is transferred to the own MCU priority determination circuit 109 or other MCU priority determination circuit 110. Note that the access request self-other identification circuits 107 and 108 treat all system synchronous access requests and data transfer requests to the CHP as their own system, and the own MCU priority determination circuit 10
Transfer to 9.
自MCU優先決定回路109は、自系のCPU
0,CHP0および他系の装置から、自系のCPU
0,CHP0,MSU0,MSU1に向けられたア
クセス要求について優先順位を判定し、選択され
たアクセス要求の情報を、自MCUパイプライン
111およびレジスタ114へ供給する。 The own MCU priority determination circuit 109 selects the CPU of the own system.
0, CHP0 and other system devices to the own system CPU
0, CHP0, MSU0, and MSU1, and supplies information on the selected access request to its own MCU pipeline 111 and register 114.
他MCU優先決定回路110は、CPU0および
CHP0から他系の装置に向けられたアクセス要
求について優先順位を決定し、レジスタ115、
インタフエース線3、MCU1のレジスタ205
を経由して、MCU1の自MCU優先決定回路20
9へ転送する。 Other MCU priority determination circuit 110
Determines the priority order for access requests directed from CHP0 to devices of other systems, registers 115,
Interface line 3, MCU 1 register 205
MCU1's own MCU priority determination circuit 20 via
Transfer to 9.
自MCUパイプライン111および他MCUパイ
プライン112は、アクセス要求にもとづくデー
タ転送の制御を行う。 The own MCU pipeline 111 and other MCU pipeline 112 control data transfer based on access requests.
第4図に自MCUパイプライン111および他
MCUパイプライン112の構成を示す。各パイ
プライン111,112はそれぞれシフトレジス
タで構成されている。図中のLP1ないしLP10
とRP1ないしRP10は、それぞれシフトレジス
タの各ステージのレジスタを示している。 Figure 4 shows the own MCU pipeline 111 and other
The configuration of the MCU pipeline 112 is shown. Each pipeline 111, 112 is composed of a shift register. LP1 to LP10 in the diagram
and RP1 to RP10 respectively indicate registers at each stage of the shift register.
各パイプライン111,112中を流れるアク
セス情報には次のようなものが含まれている。 The access information flowing through each pipeline 111, 112 includes the following.
a アクセスの有効、無効を示す
VALID情報
b アクセスの種類を示す
OPECODE情報(制御コード)
c アクセスのメモリアドレスを示す
ADDRESS情報(アドレス情報)
d アクセス元装置を示す
UNIT ID情報(制御コード)
第3図に戻ると、自MCUパイプライン111
は、自系のMCU0で選ばれたアクセスの自系の
装置に対するアクセス制御を行い、他MCUパイ
プライン112は、他系のMCU1でアクセスが
選択されると、レジスタ214、インタフエース
線6、レジスタ106を経て制御情報を受取り、
自MCUパイプライン111に代わつて自系の装
置に対するアクセス制御を行う。後者の場合に
は、他MCU優先決定回路210、レジスタ21
5、インタフエース線5、レジスタ105、自
MCU優先決定回路109を使用する場合と異な
つて、MCU0およびMCU1は、MCU1の自
MCU優先決定回路209のみによつて実行タイ
ミングを制御されるため、同期的にデータ転送が
行われる。a VALID information indicating whether access is valid or invalid b OPECODE information (control code) indicating the type of access c ADDRESS information (address information) indicating the memory address for access d UNIT ID information (control code) indicating the access source device Third Returning to the diagram, the own MCU pipeline 111
controls the access to the device of the own system for the access selected by MCU 0 of the own system, and when the access is selected by MCU 1 of the other system, the other MCU pipeline 112 controls the register 214, interface line 6, register receiving control information via 106;
It performs access control to its own device on behalf of its own MCU pipeline 111. In the latter case, other MCU priority determination circuit 210 and register 21
5, interface line 5, register 105, self
Unlike when using the MCU priority determination circuit 109, MCU0 and MCU1
Since the execution timing is controlled only by the MCU priority determination circuit 209, data transfer is performed synchronously.
実行制御回路113は、自および他のパイプラ
イン111,112のいずれかにより制御され、
MSC0またはMSU1から読み出されたデータ
を、CPU0またはCHP0へ転送し、あるいはイ
ンタフエース線7,8を経由して、MCU1との
間でデータ交換を行う。レジスタ117乃至12
0およびセレクタ122乃至124はこれらのデ
ータ転送をつかさどる。また実行制御回路113
は、自および他パイプライン111,112から
のアクセス制御が競合した場合、他パイプライン
112からのアクセス制御を選択するように制御
される。 The execution control circuit 113 is controlled by either the own pipeline 111 or another pipeline 112,
Data read from MSC0 or MSU1 is transferred to CPU0 or CHP0, or data is exchanged with MCU1 via interface lines 7 and 8. Registers 117 to 12
0 and selectors 122 to 124 are in charge of these data transfers. Also, the execution control circuit 113
is controlled to select the access control from the other pipeline 112 when there is a conflict between the access control from the own pipeline 111 and the other pipeline 112 .
レジスタ114は、自MCU優先選択回路10
9が選択したアクセス要求の制御情報およびアド
レス等をMSU0およびMSU1に転送するととも
に、インタフエース線4を経てMCU1にも転送
し、レジスタ206を介して他MCUパイプライ
ン212を制御する。 The register 114 is the own MCU priority selection circuit 10
9 transfers the control information and address of the selected access request to MSU0 and MSU1, and also transfers it to MCU1 via interface line 4, and controls other MCU pipeline 212 via register 206.
セレクタ121およびレジスタ116は、
CHP0に対するアクセスの場合に、自あるいは
他のパイプライン111,112から出力された
データをCHP0に転送する。また自および他パ
イプライン111,112からのデータ出力が競
合した場合には、他パイプライン112から出力
されたデータを選択するように制御される。 The selector 121 and register 116 are
When accessing CHP0, data output from the own or other pipelines 111, 112 is transferred to CHP0. Furthermore, if there is a conflict between data outputs from the own pipeline 111 and other pipelines 112, the data output from the other pipeline 112 is controlled to be selected.
以上の説明は、便宜上MCU0を中心に行われ
たが、MCU1についても全く同様に適用できる。 Although the above explanation has been given mainly for MCU0 for convenience, it can be applied to MCU1 in exactly the same way.
次に、具体例により回路動作を説明する。 Next, circuit operation will be explained using a specific example.
(1) CPU0からMSU0、MSU1へのデータ読
み出しアクセスの場合の動作(自系の装置が別
の自系の装置のみをアクセスする例)
CPU0からのアクセスはレジスタ103
に設定される。(1) Operation in the case of data read access from CPU0 to MSU0 and MSU1 (example where a device in its own system accesses only another device in its own system) Access from CPU0 is to register 103
is set to
レジスタ103に設定されたアクセスは、
アクセス要求自他識別回路107において、
自MCUを介するMSU0,MSU1へのアク
セスであると認識される。 The access set in register 103 is as follows:
In the access request self-other identification circuit 107,
It is recognized that the access is to MSU0 and MSU1 via the own MCU.
自MCUと認識されたアクセスは、自MCU
優先決定回路109に入力され、他MCU優
先決定回路110へは入力されない。 Access recognized as the own MCU is accessed by the own MCU.
It is input to the priority determination circuit 109 and is not input to the other MCU priority determination circuit 110.
自MCU優先決定回路109で選ばれたア
クセスは、自MCUパイプライン111とレ
ジスタ114に送られる。 The access selected by the own MCU priority determination circuit 109 is sent to the own MCU pipeline 111 and the register 114.
自MCUパイプライン111に入力された
アクセスは、第4図のレジスタLP10より
実行制御回路113に入力され、またレジス
タ114のアクセスは、MSU0,MSU1に
アクセス要求として送られる。 Accesses input to the own MCU pipeline 111 are input to the execution control circuit 113 from the register LP10 in FIG. 4, and accesses to the register 114 are sent to MSU0 and MSU1 as access requests.
実行制御回路113は、アクセス情報中の
アドレス情報よりMSUの識別を、UNITID
情報よりデータ送出先装置の識別を、
OPECODE情報よりMSUからデータ読み出
しである事を識別し、セレクタ123,12
4を用いて、MSUからCPU0へのデータ送
出を行う。 The execution control circuit 113 identifies the MSU from the address information in the access information.
Identify the data destination device from the information,
It is identified from the OPECODE information that data is to be read from the MSU, and selectors 123 and 12
4 is used to send data from the MSU to CPU0.
一方、レジスタ114の情報は、他MCU
(MCU1)のレジスタ206へも送られ、他
MCUパイプライン212を経て同様に実行
制御回路213に入力される。しかしアクセ
ス情報中のUNIT IDが他MCUに接続され
る装置を示し、アドレス情報が他MCUに接
続されているMSUを示すため、何の処理も
行われない。 On the other hand, the information in the register 114 is
It is also sent to the register 206 of (MCU1), and other
Similarly, it is input to the execution control circuit 213 via the MCU pipeline 212. However, since the UNIT ID in the access information indicates the device connected to the other MCU, and the address information indicates the MSU connected to the other MCU, no processing is performed.
(2) CPU0からMSU2,3へのデータ読み出し
アクセスの場合の動作(自系の装置が他系の装
置のみをアクセスする例)
CPU0からのアクセスはレジスタ103
に設定され、アクセス要求自他識別回路10
7へ入力される。(2) Operation in the case of data read access from CPU0 to MSU2 and MSU3 (example where the device of the own system accesses only the device of the other system) Access from CPU0 is to register 103
The access request self-other identification circuit 10
7.
アクセス要求自他識別回路107におい
て、アクセスは他MCUを介するMSU2,
MSU3へのアクセスであると認識される。 In the access request self-other identification circuit 107, access is made to the MSU2,
This is recognized as an access to MSU3.
他MCUと認識されたアクセスは、他MCU
優先決定回路110へ入力される。 Access recognized as other MCU will be accessed by other MCU.
It is input to the priority determination circuit 110.
他MCU優先決定回路110で選ばれたア
クセスは、レジスタ115を通してレジスタ
205に設定される。 The access selected by the other MCU priority determination circuit 110 is set in the register 205 through the register 115.
レジスタ205のアクセスは、自MCU優
先決定回路209に入力される。 Access to the register 205 is input to the own MCU priority determination circuit 209.
自MCU優先決定回路209で選ばれたア
クセスは、自MCUパイプライン211およ
びレジスタ214に送られる。 The access selected by the own MCU priority determination circuit 209 is sent to the own MCU pipeline 211 and the register 214.
自MCUパイプライン211に入力された
アクセスは、第4図のレジスタLP10に相
当する位置から実行制御回路213に送られ
る。 The access input to the own MCU pipeline 211 is sent to the execution control circuit 213 from a position corresponding to register LP10 in FIG.
実行制御回路213では、アクセス情報中
のアドレス情報によりMSUを識別し、
UNIT ID情報によりデータ送出先装置が他
MCUに接続されている装置であることを識
別し、OPECODE情報によりMSUからのデ
ータ読み出しであることを識別し、セレクタ
222を用いて、MSUからのデータをレジ
スタ217を経てMCU0のレジスタ118
へ送出する。 The execution control circuit 213 identifies the MSU based on the address information in the access information,
Depending on the UNIT ID information, the data destination device is
It identifies that the device is connected to the MCU, uses the OPECODE information to identify that the data is to be read from the MSU, and uses the selector 222 to send the data from the MSU to the register 118 of MCU0 via the register 217.
Send to.
一方、レジスタ214のアクセスは、
MCU0のレジスタ106へも送出される。 On the other hand, access to register 214 is as follows:
It is also sent to register 106 of MCU0.
レジスタ106のアクセスは、他MCUパ
イプライン112に入力され、第4図のレジ
スタRP10より実行制御回路113へ送出
される。 Access to register 106 is input to other MCU pipeline 112 and sent to execution control circuit 113 from register RP10 in FIG.
実行制御回路113は、アクセス情報中の
アドレス情報により他MCUのMSUであるこ
とを識別し、UNIT ID情報によりデータ送
出先装置を識別し、OPECODE情報により
MSUからのデータ読み出しであることを識
別してセレクタ123,124を制御し、レ
ジスタ118のデータをレジスタ119を経
てCPU0へ送出する。 The execution control circuit 113 uses the address information in the access information to identify the MSU of another MCU, uses the UNIT ID information to identify the data destination device, and uses the OPECODE information to identify the MSU.
It identifies that data is to be read from the MSU, controls the selectors 123 and 124, and sends the data in the register 118 to the CPU 0 via the register 119.
(3) CPU0からCHP0,CHP1への同期的デー
タ転送アクセスの動作(一方の系の装置が自系
と他系の装置に対して同期アクセスを行う例)
CPU0からのアクセスはレジスタ103
に設定される。(3) Operation of synchronous data transfer access from CPU0 to CHP0 and CHP1 (example where a device in one system performs synchronous access to devices in its own system and another system) Access from CPU0 is to register 103
is set to
レジスタ103にあるアクセスはアクセス
要求自他識別回路107に入力され、同期ア
クセスであるため自MCUと認識される。 The access in the register 103 is input to the access request self-other identification circuit 107, and since it is a synchronous access, it is recognized as the own MCU.
このためアクセスは自MCU優先決定回路
109に入力され、他MCU優先決定回路1
10へは入力されない。 Therefore, access is input to the own MCU priority determination circuit 109, and other MCU priority determination circuit 1
10 is not input.
自MCU優先決定回路109で選ばれたア
クセスは、自MCUパイプライン111とレ
ジスタ114に送られる。 The access selected by the own MCU priority determination circuit 109 is sent to the own MCU pipeline 111 and the register 114.
自MCUパイプライン111に入力された
アクセスは、第4図のレジスタLP4よりセ
レクタ121に入力され、ここでOPECODE
情報によりCHPへのデータ転送と認識され
るとアドレス情報がレジスタ116に設定さ
れる。 The access input to the own MCU pipeline 111 is input to the selector 121 from register LP4 in FIG.
When the information is recognized as data transfer to CHP, address information is set in the register 116.
レジスタ116のアドレス情報は、CHP
0へ送出される。 The address information of register 116 is CHP
sent to 0.
一方、レジスタ114に設定されたアクセ
スは、他方のMCU1のレジスタ206に送
られ、他MCUパイプライン212に入力さ
れる。 On the other hand, the access set in the register 114 is sent to the register 206 of the other MCU 1 and input to the other MCU pipeline 212.
他MCUパイプライン212のアクセスは、
第4図のレジスタRP4に相当する位置より
セレクタ221に送られる。 Access from other MCU pipelines 212 is as follows:
It is sent to the selector 221 from a position corresponding to register RP4 in FIG.
セレクタ221では、OPECODE情報によ
りCHP1へのデータ転送と認識され、アド
レス情報がレジスタ216に設定されて、
CHP1へ送出される。 The selector 221 recognizes the data transfer to CHP1 based on the OPECODE information, sets the address information in the register 216, and
Sent to CHP1.
(4) CPU0からCHP0,CHP1への同期的デー
タ転送アクセスと、CPU1からMSU2,
MSU3へのデータ転送アクセスとが同時に発
生した場合(一方の系からの全系同期アクセス
と他方の系から自系装置への非同期アクセスと
が競合せず並行して行われる例)
CPU0からCHP0およびCHP1への同期
アクセス動作は、前項の(3)で述べられている
通りである。一方、CPU1からMSU2,
MSU3へのアクセス要求は、アクセス要求
自他識別回路207で自MCUと認識される
ので、自MCU優先決定回路209に入力さ
れる。ここでCPU1からのアクセス要求が
選ばれれば、自MCUパイプライン211と
レジスタ214に入力される。(4) Synchronous data transfer access from CPU0 to CHP0, CHP1 and from CPU1 to MSU2,
When data transfer access to MSU3 occurs at the same time (an example where system-wide synchronous access from one system and asynchronous access from the other system to its own device are performed in parallel without conflict) CPU0 to CHP0 and The synchronous access operation to CHP1 is as described in (3) of the previous section. On the other hand, from CPU1 to MSU2,
The access request to the MSU 3 is recognized as the own MCU by the access request self/other identification circuit 207 and is input to the own MCU priority determination circuit 209 . If an access request from the CPU 1 is selected here, it is input to the own MCU pipeline 211 and the register 214.
自MCUパイプライン211のLP4から分
岐したアクセス要求はセレクタ221に入力
されるが、OPECODE情報によりCHP1へ
のデータ転送ではないと認識され、アクセス
先不整合となつて選択されることがない。そ
してこのとき(3)の,で述べられている
CPU0からCHP1への同期アクセス要求が
他MCUパイプライン212のRP4からセレ
クタ221に入力されていればこちらが選択
され、レジスタ216を介してCHP1へ送
られる。 Although the access request branched from LP4 of the own MCU pipeline 211 is input to the selector 221, it is recognized by the OPECODE information that it is not a data transfer to CHP1, and the access destination is inconsistent and is not selected. And at this time, it is stated in (3).
If a synchronous access request from CPU 0 to CHP 1 is input to selector 221 from RP 4 of another MCU pipeline 212, this is selected and sent to CHP 1 via register 216.
レジスタ214に設定されたCPU1のア
クセス要求は、MSU2,MSU3と他系の
MCU0へ送られるが、MCU0のセレクタ1
21ではで述べられている同じ理由で
CPU1のアクセス要求は選択されず、CPU
0からCHP0への同期アクセス要求が選択
される。 The access request of CPU1 set in register 214 is sent to MSU2, MSU3 and other systems.
Sent to MCU0, but selector 1 of MCU0
21 for the same reason stated in
The access request of CPU1 is not selected and the CPU
A synchronous access request from CHP0 to CHP0 is selected.
この結果、CPU0からCHP0,CHP1へ
のデータ転送と、CPU1からMSU2,
MSU3へのデータ転送アクセスは、並行し
て実行される。 As a result, data transfer from CPU0 to CHP0, CHP1, and data transfer from CPU1 to MSU2,
Data transfer access to MSU3 is executed in parallel.
(5) CPU0からCHP0,CHP1への同期的デー
タ転送アクセスと、CPU1からCHP1へのデ
ータ転送アクセスとが同時に発生した場合(一
方の系からの全系同期アクセスと他方の系から
自系装置への非同期アクセスとが競合する例)
前項の(4)と途中まで類似した動作が行われる
が、セレクタ221では他MCUパイプライン2
12からセレクタ221に入力されたアクセス要
求はアクセス先がCHP1のため、自MCUパイプ
ライン211からセレクタ221に入力されるア
クセス要求のアクセス先CHP1と競合するが、
セレクタ221は他MCUパイプライン212か
らの入力を要求させるように動作するので、
CPU0からCHP1への同期アクセス要求が実行
される。(5) When synchronous data transfer access from CPU0 to CHP0 and CHP1 and data transfer access from CPU1 to CHP1 occur simultaneously (system-wide synchronous access from one system and access from the other system to its own system) Example of conflict with asynchronous access of
Since the access request input from MCU pipeline 211 to the selector 221 is accessed to CHP1, it conflicts with the access destination CHP1 of the access request input from the own MCU pipeline 211 to the selector 221.
Since the selector 221 operates to request input from other MCU pipelines 212,
A synchronous access request from CPU0 to CHP1 is executed.
一方、セレクタ121では、他MCUパイプラ
イン112から入力されるアクセス要求のアクセ
ス先はCHP1であるためアクセス先不整合とな
つて選択されず、自MCUパイプライン111か
ら入力されるCPU0からCHP0への同期アクセ
ス要求が選択され実行される。なおCPU1から
のCHP1へのデータ転送アクセスは送出されな
いこととなるので、再度自MCUの優先順位決定
回路209に入力されることとなる。 On the other hand, in the selector 121, since the access destination of the access request input from the other MCU pipeline 112 is CHP1, the access destination is inconsistent and is not selected, and the access request input from the own MCU pipeline 111 from CPU0 to CHP0 A synchronous access request is selected and executed. Note that since the data transfer access from CPU 1 to CHP 1 will not be sent out, it will be input again to the priority determination circuit 209 of its own MCU.
この制御により、CHP1へのデータ転送アク
セスは、他MCU優先決定回路110および自
MCU優先決定回路209に参加する必要がなく
なつて、MCU0,MCU1間のアクセス送出数を
減らす事ができ、またMCU0内の自MCU優先決
定回路109で優先順位がいつたんとられると、
MCU1内の他MCUパイプライン212の入力は
必ず保証されるため同期化される。 With this control, data transfer access to CHP1 is restricted to other MCU priority determination circuits 110 and self.
Since there is no need to participate in the MCU priority determination circuit 209, the number of access transmissions between MCU0 and MCU1 can be reduced, and once the priority is determined by the own MCU priority determination circuit 109 in MCU0,
The inputs of other MCU pipelines 212 within the MCU 1 are guaranteed and therefore synchronized.
また自MCUからの非同期アクセス要求と他
MCUからの同期アクセス要求とが自MCU内の自
パイプラインと他パイプラインとで競合している
場合には、自MCUの実行制御回路(たとえば1
13)あるいはセレクタ(たとえば121)にお
いて他MCUからの同期アクセス要求が選択され
る。しかし自MCUと他MCUからの同期アクセス
要求が各MCU内の自および他パイプラインにお
いて同時に競合している場合には、同期アクセス
は行われない。 Also, asynchronous access requests from own MCU and other
If a synchronous access request from an MCU is in conflict between the own pipeline within the own MCU and another pipeline, the execution control circuit of the own MCU (for example,
13) Alternatively, a synchronous access request from another MCU is selected in a selector (for example, 121). However, if synchronous access requests from the own MCU and other MCUs are competing at the same time in the own and other pipelines within each MCU, synchronous access is not performed.
なお本発明は、上記した実施例に限られるもの
ではなく中央処理装置、チヤネル制御装置、記憶
制御装置、主記憶装置が任意複数台有するシステ
ムにおいて実施可能である。 Note that the present invention is not limited to the embodiments described above, and can be implemented in a system having any number of central processing units, channel control units, storage control units, and main storage units.
以上のように本発明によれば、アクセス要求に
対して優先順位を決定するアクセス制御系が複数
存在するシステムにおいて、同期アクセス要求の
場合には優先順位の決定を1箇所だけに限定して
行わせることにより、同期アクセスを可能にし、
システムの効率を向上させることができる。
As described above, according to the present invention, in a system in which there are multiple access control systems that determine priorities for access requests, in the case of synchronous access requests, the priorities are determined only in one place. enable synchronous access by
System efficiency can be improved.
第1図は従来システムの全体構成図、第2図は
本発明の1実施例システムの全体構成図、第3図
は第2図におけるMCU0,MCU1の細部構成
図、第4図は自MCUパイプラインおよび他MCU
パイプラインの構成図である。
図中、1はMCU0,2はMCU1,3乃至8は
MCU間のインタフエース線、103乃至106
および114乃至120はレジスタ、107およ
び108はアクセス要求自他識別回路、109は
自MCU優先決定回路、110は他MCU優先決定
回路、111は自MCUパイプライン、112は
他MCUパイプライン、113は実行制御回路、
121乃至124はセレクタを示す。
Figure 1 is an overall configuration diagram of a conventional system, Figure 2 is an overall configuration diagram of a system according to an embodiment of the present invention, Figure 3 is a detailed configuration diagram of MCU0 and MCU1 in Figure 2, and Figure 4 is an own MCU pipe. line and other MCU
It is a block diagram of a pipeline. In the diagram, 1 is MCU 0, 2 is MCU 1, and 3 to 8 are
Interface lines between MCUs, 103 to 106
114 to 120 are registers, 107 and 108 are access request self/other identification circuits, 109 is a self-MCU priority determination circuit, 110 is an other MCU priority determination circuit, 111 is a self-MCU pipeline, 112 is another MCU pipeline, and 113 is a execution control circuit,
121 to 124 indicate selectors.
Claims (1)
れぞれが前記複数の記憶制御装置のいずれか1つ
に接続された各複数の中央処理装置、チヤネル制
御装置、主記憶装置とをそなえ、かつ中央処理装
置とチヤネル制御装置と主記憶装置相互間のデー
タ転送は記憶制御装置を介して行われるデータ処
理システムであつて、自装置に接続されている主
記憶装置へのアクセスを制御する第一のパイプラ
インと、他の記憶制御装置に接続されている主記
憶装置へのアクセスでの自装置で必要な制御を行
う為の第二のパイプラインと、自装置に接続され
ている装置からのアクセスのうち少なくとも他の
記憶制御装置に接続されている主記憶装置に対す
るアクセスの優先順位を決定し、他の記憶制御装
置へ該アクセスを送出する第一の優先決定回路
と、自装置に接続されている装置からのアクセス
と他の記憶制御装置の前記第一の優先決定回路か
ら送られてきたアクセスとのうち少なくとも自装
置に接続されている主記憶装置へのアクセスの優
先順位を決定し、第一のパイプライン及び他の記
憶制御装置の第二のパイプラインへ該アクセスを
送出する第二の優先決定回路を有する記憶制御装
置において、自装置に接続されている中央処理装
置あるいはチヤネル制御装置からのアクセスのう
ちシステム内の複数の装置に対して同期してデー
タを設定するアクセスを識別する識別回路を具備
し、該識別回路により、該当するアクセスが認識
された時、該アクセスは自装置の第二の優先決定
回路でのみ優先順位をとり処理される事を特徴と
するアクセス制御方式。 2 特許請求の範囲第1項記載のアクセス制御方
式において、上記識別回路は中央処理装置からチ
ヤネル制御装置へのデータ転送アクセスを識別す
る識別回路を含み、該当するアクセスが認識され
た時、アクセス発生元である中央処理装置が接続
されている記憶制御装置の第二の優先決定回路で
のみ優先順位をとり処理する事を特徴とするアク
セス制御方式。[Scope of Claims] 1. A plurality of interconnected storage control devices, each of which is connected to one of the plurality of storage control devices, a plurality of central processing units, a channel control device, and a main storage device. A data processing system that is equipped with a central processing unit, a channel control unit, and a main storage unit, and in which data transfer between the central processing unit, the channel control unit, and the main storage unit is performed via the storage control unit, and which provides access to the main storage unit connected to the own unit. A first pipeline for controlling the main storage device connected to another storage control device, a second pipeline for controlling the main storage device connected to the own device, and a second pipeline for controlling the main storage device connected to the own device. a first priority determination circuit that determines the priority of accesses to at least a main storage device connected to another storage control device among the accesses from the devices connected to the other storage control device, and sends the access to the other storage control device; Among accesses from devices connected to the own device and accesses sent from the first priority determination circuit of other storage control devices, priority is given to access to at least the main storage device connected to the own device. In a storage control device having a second priority determination circuit that determines the priority and sends the access to a first pipeline and a second pipeline of another storage control device, the central processing unit is connected to the storage control device itself. An identification circuit is provided for identifying an access from the device or a channel control device that synchronously sets data for a plurality of devices in the system, and when the identification circuit recognizes the corresponding access, An access control system characterized in that the access is prioritized and processed only by a second priority determination circuit of the own device. 2. In the access control system according to claim 1, the identification circuit includes an identification circuit that identifies data transfer access from the central processing unit to the channel control device, and when the corresponding access is recognized, the access occurs. An access control method characterized in that priority is determined and processed only in a second priority determination circuit of a storage control device to which an original central processing unit is connected.
Priority Applications (9)
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---|---|---|---|
JP3496484A JPS60178566A (en) | 1984-02-25 | 1984-02-25 | Access control method |
CA000469910A CA1221464A (en) | 1983-12-26 | 1984-12-12 | Data processor system having improved data throughput of multiprocessor system |
EP84402614A EP0147295B1 (en) | 1983-12-26 | 1984-12-17 | Data processing system including a plurality of multiprocessor systems |
DE8484402614T DE3484235D1 (en) | 1983-12-26 | 1984-12-17 | DATA PROCESSING SYSTEM WITH SEVERAL MULTIPROCESSOR SYSTEMS. |
US06/682,316 US4718006A (en) | 1983-12-26 | 1984-12-17 | Data processor system having improved data throughput in a multiprocessor system |
AU36857/84A AU554059B2 (en) | 1983-12-26 | 1984-12-18 | A data processor system having improved data throughput of multiprocessor system |
BR8406678A BR8406678A (en) | 1983-12-26 | 1984-12-21 | DATA PROCESSING SYSTEM INCLUDING A PLURALITY OF MULTIPROCESSOR SYSTEMS AND PROCESS FOR DATA PROCESSING IN A MEMORY CONTROL UNIT PROVIDED IN A MULTIPROCESSOR SYSTEM |
KR1019840008243A KR890004995B1 (en) | 1983-12-26 | 1984-12-21 | Data processor system having improved data throughput in a multiprocessor system |
ES539033A ES8602272A1 (en) | 1983-12-26 | 1984-12-24 | Data processing system including a plurality of multiprocessor systems. |
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Application Number | Priority Date | Filing Date | Title |
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JP3496484A JPS60178566A (en) | 1984-02-25 | 1984-02-25 | Access control method |
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JPH022178B2 true JPH022178B2 (en) | 1990-01-17 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP3496484A Granted JPS60178566A (en) | 1983-12-26 | 1984-02-25 | Access control method |
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4715219B2 (en) * | 2005-02-10 | 2011-07-06 | ソニー株式会社 | Shared memory device |
JP2006221433A (en) * | 2005-02-10 | 2006-08-24 | Sony Corp | Shared memory device |
-
1984
- 1984-02-25 JP JP3496484A patent/JPS60178566A/en active Granted
Also Published As
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JPS60178566A (en) | 1985-09-12 |
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