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JPH02213821A - Thin film transistor, active matrix circuit board and image display device using the transistor - Google Patents

Thin film transistor, active matrix circuit board and image display device using the transistor

Info

Publication number
JPH02213821A
JPH02213821A JP1033557A JP3355789A JPH02213821A JP H02213821 A JPH02213821 A JP H02213821A JP 1033557 A JP1033557 A JP 1033557A JP 3355789 A JP3355789 A JP 3355789A JP H02213821 A JPH02213821 A JP H02213821A
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JP
Japan
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electrode
thin film
film
pattern
circuit board
Prior art date
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Granted
Application number
JP1033557A
Other languages
Japanese (ja)
Other versions
JP2804063B2 (en
Inventor
Eiji Matsuzaki
永二 松崎
Yoshifumi Yoritomi
頼富 美文
Toshiyuki Koshimo
敏之 小下
Takao Takano
隆男 高野
Akihiro Kenmochi
釼持 秋広
Mitsuo Nakatani
中谷 光雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP3355789A priority Critical patent/JP2804063B2/en
Publication of JPH02213821A publication Critical patent/JPH02213821A/en
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Abstract

PURPOSE:To attain a high yield and to improve responsiveness as well as to eliminate the unequalness of a screen by equivalently increasing the (channel width)/(channel length) ratio of thin-film transistors (TFTRs) consisting of amorphous silicon films (a-Si) to provide a higher on current. CONSTITUTION:The width of the region in the transverse direction of the channels which attain electrical contact of drain electrodes 5 and source electrodes 6 of semiconductor film patterns is so disposed as to be on the inner side on gate electrodes 2 and the side walls of the semiconductor patterns existing on the lateral side of the channels are coated with the patterns of the drain electrodes 5 and the source electrodes 6. The side walls of the semiconductor patterns, therefore act as the drain electrodes 5 or the source electrodes 6 as well. Since the (channel width)/(channel length) ratio of the TFTRs is thereby equivalently increased, the on current of the TFTRs can be increased. The defective characteristics of the TFTRs which are provided in respective picture elements are decreased in the active matrix circuit board constituted of such TFTRs; in addition, the responsiveness is improved and the unequalness of the screen is eliminated.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はシリコンを主成分とする半導体膜を活性層とし
た薄膜トランジスタ及び該トランジスタを用いたアクテ
ィブマトリクス回路基板並びに画像表示装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a thin film transistor whose active layer is a semiconductor film mainly composed of silicon, an active matrix circuit board using the transistor, and an image display device.

〔従来の技術〕[Conventional technology]

従来、非晶質シリコン膜(amorphous 5il
ioon 。
Conventionally, amorphous silicon film (amorphous 5il)
ioon.

以下a −S iと略す)を活性層とした薄膜トランジ
スタ(amorphous 5ilicon Th1n
 Film Tra −nsistor 、以下a−8
i’l’FTと略す)はアクティブマトリクス駆動型表
示装置のスイッチング素子として注目されている。
A thin film transistor (amorphous 5ilicon Th1n
Film Tra-nsistor, hereinafter a-8
(abbreviated as i'l'FT) is attracting attention as a switching element for active matrix drive type display devices.

第3図(a)〜(d)は従来のa−3iTFTを例示す
る断面図である。第3図Ca)〜(d)において、1は
絶縁性基板、2はゲート電極(第1の電極)、5はゲー
ト絶縁膜(第1の絶縁膜)、4はa −S i膜、5は
ドレイン電極(第2の電極)、6はソース電極(第3の
電極)である。第3図(c) + (d)のa−8iT
FTは第2.第5の電極5,6を第1の絶縁膜3とa 
−S i膜4の間に挿入するので、第1の絶縁膜3とa
 −S i膜4を連結成膜でき々い。そのため第3図(
a) + (b)とくに第3図(b)の構造のa−8i
TFTが多く採用されている。なおこの種のものに関連
するものには例えば特開昭59−113666号公報が
挙げられる。
FIGS. 3(a) to 3(d) are cross-sectional views illustrating a conventional a-3i TFT. In Fig. 3 Ca) to (d), 1 is an insulating substrate, 2 is a gate electrode (first electrode), 5 is a gate insulating film (first insulating film), 4 is an a-Si film, 5 6 is a drain electrode (second electrode), and 6 is a source electrode (third electrode). a-8iT in Figure 3 (c) + (d)
FT is the second. The fifth electrodes 5 and 6 are connected to the first insulating film 3 and a
- Since it is inserted between the Si film 4, the first insulating film 3 and a
- The Si film 4 cannot be formed in a connected manner. Therefore, Figure 3 (
a) + (b) Especially a-8i of the structure of Fig. 3(b)
TFT is widely used. Note that, for example, Japanese Patent Application Laid-Open No. 59-113666 is related to this type of device.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上記従来技術は、第3区(b)に示し念断面構造のa−
8iTFTでは、電流がa−8i膜4の厚み方向に横切
って流れるので、a−Si膜4のバルク抵抗やa −S
 i膜4と第2.第3の電極5゜6の間の界面状態の影
響を受ける。
The above-mentioned conventional technology is shown in Section 3 (b), and the a-
In the 8i TFT, since the current flows across the thickness direction of the a-8i film 4, the bulk resistance of the a-Si film 4 and the a-S
i film 4 and the second. It is affected by the state of the interface between the third electrodes 5°6.

そこで、これを防ぐため第7図(a)に示すように、第
2.第3の電極5,6とシリコン系膜(a−8i膜)4
の間にリンPをドープしたnfiのシリコン系薄膜(a
−si膜)51.61を挿入するようにできる。これに
よると第2.第3の電極5.6部での接触抵抗をかなシ
低減できるが、これより得られるa−8iTFTの移動
度は0.6〜α5 d/ V−sが一般的である。また
第2.第3の電極4,5とa −S i膜4の接触が改
善されたとしても、製造工程の乱れによって劣化するこ
とも多く、オン電流がばらついて製造歩留り低下の原因
となる。そのためa−8iTFTの特性向上とくにオン
電流の増大が待たれていた。
Therefore, in order to prevent this, as shown in FIG. 7(a), the second. Third electrodes 5 and 6 and silicon-based film (a-8i film) 4
NFI silicon-based thin film doped with phosphorus P (a
-Si film) 51.61 can be inserted. According to this, the second. Although the contact resistance at 5.6 parts of the third electrode can be significantly reduced, the mobility of the a-8i TFT obtained from this is generally 0.6 to α5 d/Vs. Also second. Even if the contact between the third electrodes 4, 5 and the a-Si film 4 is improved, it often deteriorates due to disturbances in the manufacturing process, causing variations in the on-current and lowering the manufacturing yield. Therefore, improvements in the characteristics of a-8i TFTs, particularly increases in on-current, have been awaited.

これに対して本発明者らによれば第7図(b)に示すよ
うな断面構造のa−8iTFTが考えられる。これはチ
ャネルの長さ方向(ドレイン電極5からみてソース電極
6の方向、あるいはソース電極6からみてドレイン電極
5の方向)でa −S i膜4パターンをゲート電極2
の長さよシ少なくともa −S i膜4の膜厚相当分以
上短くして、該a−8i膜4の両側を被覆するように第
2.第3の電極5,6を形成するものである。このa−
3iTFTによV) 1 ad / V−sの実効移動
度を再現性よく得られることが考えられるが、しかしこ
の場合にはドレイン電流がa −S i膜4パターンの
大きさ特に第2.第3電極5,6方向の長さに大きく依
存する。したがってこの’I’FTで高いオン電流を得
るためには、a−8i膜4パターンをチャネル長が短く
なるように小さくする必要がある。
In contrast, according to the present inventors, an a-8i TFT having a cross-sectional structure as shown in FIG. 7(b) can be considered. This is done by connecting the a-Si film 4 pattern to the gate electrode 2 in the length direction of the channel (in the direction of the source electrode 6 as seen from the drain electrode 5, or in the direction of the drain electrode 5 as seen from the source electrode 6).
The length of the second. This forms the third electrodes 5 and 6. This a-
It is conceivable that an effective mobility of V) 1 ad / V-s can be obtained with good reproducibility using a 3i TFT, but in this case, the drain current depends on the size of the four a-Si film patterns, especially the second. It largely depends on the length of the third electrodes 5 and 6. Therefore, in order to obtain a high on-current in this 'I'FT, it is necessary to make the four patterns of the a-8i film small so that the channel length is shortened.

ブマトリクス回路基板のスイッチング素子に適用すると
、基板の面積が大きいことや反9等のためにホトエツチ
ング加工にも限界があシ、a −S生膜パターンをそれ
程小さくできない。そのため移動度が高くなっても、そ
れ程高いオン電流が期待できない可能性がある。なお第
7図(b)の電極部にn+a −S i膜を挿入するこ
ともできる。
When applied to switching elements of a matrix circuit board, there are limits to the photoetching process due to the large area of the board and the angle of 9, etc., and the a-S biofilm pattern cannot be made so small. Therefore, even if the mobility becomes high, there is a possibility that a high on-current cannot be expected. Note that an n+a-Si film can also be inserted into the electrode portion shown in FIG. 7(b).

本発明はa−3iTFTの特性改善とくにオン電流の増
大を実現できる薄膜トランジスタ及び該トランジスタを
用いたアクティブマトリクス回路基板並びに画像表示装
置を提供するにある。
The present invention provides a thin film transistor that can improve the characteristics of an a-3i TFT, particularly increase the on-state current, and provide an active matrix circuit board and an image display device using the transistor.

〔課題を解決するための手段〕 上記目的は、絶縁性基板上のゲート電極(第1の電極)
と、該ゲート電極を被覆するゲート絶縁膜(第1の絶縁
膜)と、該ゲート絶縁膜(第1の絶縁膜)上に上記ゲー
ト電極(第1の電極)と重なカ合い且つ存在領域を限定
して設けたシリコン主成分の半導体膜(a−si膜)パ
ターンと、該半導体膜パターン上にその一部を被覆する
ように配置したドレイン電極(第2の電極)およびソ−
スミ極(第3の電極)とからなる薄膜トランジスタにお
いて、上記半導体膜パターンのドレイン電極(第1の電
極)およびソース電極(第3の電極)と電気的接触をと
る領の少なくともチャネルの長さ方向に対して直角な横
(幅)方向の領域をゲート電極(第1の電極)上の内側
になるように配置し、かつドレイン電極(第2の電極)
およびソース電極(第3の電極)のチャネルの幅方向の
領域の少なくとも一方を半導体パターンよりはみ出るよ
うに配置して、該領域の半導体パターンの側壁を被覆す
るように構成した薄膜トランジスタ、及び該薄膜トラン
ジスタを用いて構成したアクティブマトリクス回路基板
、並びに該アクティブマトリクス回路基板を用いて構成
した画像表示装置によシ達成される。
[Means for solving the problem] The above purpose is to provide a gate electrode (first electrode) on an insulating substrate.
and a gate insulating film (first insulating film) covering the gate electrode, and a region overlapping with and existing on the gate insulating film (first insulating film) with the gate electrode (first electrode). A silicon-based semiconductor film (A-Si film) pattern provided with a limited amount of silicon, and a drain electrode (second electrode) and a drain electrode (second electrode) disposed so as to partially cover the semiconductor film pattern.
In a thin film transistor comprising a summation electrode (third electrode), at least a region in the length direction of the channel that makes electrical contact with the drain electrode (first electrode) and the source electrode (third electrode) of the semiconductor film pattern. The region in the horizontal (width) direction perpendicular to
and a thin film transistor configured such that at least one of the regions in the width direction of the channel of the source electrode (third electrode) is arranged so as to protrude from the semiconductor pattern so as to cover the sidewall of the semiconductor pattern in the region, and the thin film transistor. This is achieved by an active matrix circuit board constructed using the above-mentioned active matrix circuit board, and an image display device constructed using the active matrix circuit board.

〔作用〕[Effect]

上記薄膜トランジスタはゲート電極(第1の電極)上に
存在する半導体膜パターンの領域がゲート電極(第1の
電極)電圧を与えることによう低抵抗化して、この半導
体膜が低抵抗化する領域で該半導体膜とドレイン電極(
第2の電極)およびソース電極(第3の電極)の電気的
接触をとると、半導体膜のバルク抵抗や半導体膜と金属
膜の間の接触抵抗の影響を低く抑えることができて大き
なドレイン電流をとることができるから、したがって本
発明によ勺半導体膜パターンのドレイン電極(第2電極
)およびソース電極(第3の電極)と電気的接触をとる
チャネル幅方向の領域の幅をゲート電極(第1の電極)
上の内側になるように配置して、かつチャネルの横側に
存在する半導体パターンの側壁をドレイン電極(第2の
電極)およびソース電極(第3の電極)パターンで被覆
すると、該半導体パターンの側壁もドレイン電極あるい
はソース電極として働くようになる結果、薄膜トランジ
スタのチャネルの(チャネル幅)/(チャネル長)比が
等価的に大きくなるので薄膜トランジスタのオン電流を
大きくすることができ、したがってこのような薄膜トラ
ンジスタにより構成したアクティブマトリクス回路基板
は各画素に設けた薄膜トランジスタの特性不良なものが
著しく減少して高歩留りを実現でき、またこのアクティ
ブマ) IJクス回路基板により構成した画像表示装置
は上記した薄膜トランジスタやそれにより構成したアク
ティブマトリクス回路基板のもつ特徴により、応答性改
善や画面むらをなくすことができる。
In the above thin film transistor, the region of the semiconductor film pattern existing on the gate electrode (first electrode) has a low resistance as the voltage is applied to the gate electrode (first electrode), and this semiconductor film has a low resistance region. The semiconductor film and the drain electrode (
By making electrical contact between the second electrode) and the source electrode (third electrode), the effects of the bulk resistance of the semiconductor film and the contact resistance between the semiconductor film and the metal film can be suppressed, resulting in a large drain current. Therefore, according to the present invention, the width of the region in the channel width direction that makes electrical contact with the drain electrode (second electrode) and the source electrode (third electrode) of the semiconductor film pattern is set to the gate electrode ( first electrode)
When the sidewalls of the semiconductor pattern located on the inside of the top and existing on the side of the channel are covered with the drain electrode (second electrode) and source electrode (third electrode) pattern, the semiconductor pattern As a result, the sidewalls also function as drain or source electrodes, and the (channel width)/(channel length) ratio of the channel of the thin film transistor becomes equivalently large, making it possible to increase the on-current of the thin film transistor. An active matrix circuit board made of thin film transistors can achieve a high yield by significantly reducing the number of thin film transistors with defective characteristics provided in each pixel. The characteristics of the active matrix circuit board constructed using the same make it possible to improve responsiveness and eliminate screen unevenness.

〔実施例〕〔Example〕

以下に本発明の実施例を第1図から第5図により説明す
る。
Embodiments of the present invention will be described below with reference to FIGS. 1 to 5.

第1図(a)〜(d)は本発明による薄膜トランジスタ
及び該トランジスタを用いたアクティブマトリクス回路
基板の第1の実施例を示す部分平面図および各部所面図
である。第1図(a)〜(d)において、本発明による
非晶質シリコン薄膜トランジスタa−8i TFTをス
イッチング素子とするアクティブマトリクス回路基板の
一部を示し、第1図(a)はa7siTFT部を中心に
した平面図、第1図(b)はそのA −A’断面図、第
1図(0)はそのB −B’断面図、第1図(d)はそ
のc −c’断面図である。
FIGS. 1(a) to 1(d) are a partial plan view and a plan view of various parts showing a first embodiment of a thin film transistor and an active matrix circuit board using the transistor according to the present invention. 1(a) to 1(d) show a part of an active matrix circuit board using an amorphous silicon thin film transistor a-8i TFT as a switching element according to the present invention, and FIG. FIG. 1(b) is a cross-sectional view along A-A', FIG. 1(0) is a cross-sectional view along B-B', and FIG. 1(d) is a cross-sectional view along c-c'. be.

第1図(a)〜(d)において、1はガラス板等の絶縁
性基板、2はクロムCr等の金属膜からなる第1の電極
(ゲート電極)、3はシリコン窒化膜等の絶縁膜からな
る第1の絶縁膜(ゲート絶縁膜)、4はシリコンを主成
分とする半導体膜(a = S i膜)、5はアルミニ
ウムAt等の金属膜からなる第2の電極(ドレイン電極
)、6は同じ(At等の金属膜からなる第3の電極(ソ
ース電、極)、7はITO(Indium Tin 0
xide +酸化インジウムと酸化すずの混合物)膜等
の透明導電膜からなる表示画素電極、8はゲート線(ゲ
ートバスライン、走査線)、9はドレイン線(ドレイン
バスライン、信号線、データ線)である。第1図(a)
の円で囲んだ部分がTFT部であシ、第1区(d)がそ
のドレイン電極5からソース電極部にかけての断面図で
ある。第11J、(a)の第1の電極2とゲート線8、
第2の電極5とドレイン線9がそれぞれ接続されている
。第1図(b)はドレイン電極部のドレイン電極5によ
るa −S i膜4の被覆の様子、第1図(Q)はソー
ス電極部のソース電極6によるa=S1膜4の被覆の様
子を示す。
In FIGS. 1(a) to (d), 1 is an insulating substrate such as a glass plate, 2 is a first electrode (gate electrode) made of a metal film such as chromium Cr, and 3 is an insulating film such as a silicon nitride film. 4 is a semiconductor film mainly composed of silicon (a = Si film); 5 is a second electrode (drain electrode) made of a metal film such as aluminum At; 6 is the same (third electrode (source electrode, pole) made of a metal film such as At, 7 is ITO (Indium Tin 0)
8 is a gate line (gate bus line, scanning line), 9 is a drain line (drain bus line, signal line, data line). be. Figure 1(a)
The part surrounded by the circle is the TFT part, and the first section (d) is a cross-sectional view from the drain electrode 5 to the source electrode part. 11th J, (a) first electrode 2 and gate line 8,
The second electrode 5 and the drain line 9 are connected to each other. FIG. 1(b) shows how the a-Si film 4 is covered by the drain electrode 5 in the drain electrode part, and FIG. 1(Q) shows how the a=S1 film 4 is covered by the source electrode 6 in the source electrode part. shows.

本発明の特徴は、a −S i膜4とドレイン電極5お
よびソース電極6の接触部のa−8i膜4をチャネルの
長さ方向に対して直角な横(幅)方向において第1図(
b)t (Q)に示すようにゲート電極2の上に配置し
、かつa −S i膜4パターンのチャネルの長さ方向
に対して直角な横方向に存在する側壁(端面)をドレイ
ン電極5およびソース電極6で被覆した点にある。ここ
ではa −S i膜4の両側壁(側面)を被覆している
が、片側のみを被覆してもよく、等価的に(チャネル幅
)/(チャネル長)比が大きくなるので、オン電流が増
大する。なお本実施例では、a−8iTFTでも1 c
d / V−s程度の移動度を得ることができるように
、第1図(d)すなわち第7図(b)に示すよりにチャ
ネルの長さ方向でa −S i膜4パターンをゲート電
極2の長さよシ少なくともa −S i膜4の膜厚相当
分以上短くして、ドレイン電極5およびソース電極6を
形成している。
A feature of the present invention is that the a-8i film 4 at the contact portion between the a-Si film 4, the drain electrode 5, and the source electrode 6 is aligned in the lateral (width) direction perpendicular to the length direction of the channel as shown in FIG.
b) As shown in t (Q), the side wall (end face) placed on the gate electrode 2 and existing in the lateral direction perpendicular to the length direction of the channel of the a-Si film 4 pattern is used as the drain electrode. 5 and the point covered with source electrode 6. Although both walls (side surfaces) of the a-Si film 4 are coated here, it is also possible to coat only one side, which equivalently increases the (channel width)/(channel length) ratio, so the on-current increases. Note that in this example, even in the a-8i TFT, 1 c
In order to obtain a mobility on the order of d/V-s, four patterns of a-Si films are connected to the gate electrode in the length direction of the channel as shown in FIG. 1(d) or FIG. 7(b). The drain electrode 5 and the source electrode 6 are made shorter than the length of the a-Si film 4 by at least the thickness of the a-Si film 4.

第2因は第1図のa−3iTFTのドレイン電流の平方
根4.とゲート電圧(V)の関係を示す特性偶因である
。第2図において、特性Aは第1因の本実施例のa−8
iTFTに対して得られたデータ、特性B1は第7図(
a)の従来の第7区(a)のa−8iTFTに対して得
られたデータ、特性B2は従来の第7図(a)でn+a
−8i膜51 +61を挿入しない場合のa−8iTF
Tに対して得られたデータ、特性B3は第71m(b)
のa−3iTF’[’(電極部にn+a−3i膜を用い
ていない)に対して得られるデータである。
The second factor is the square root of the drain current of the a-3i TFT in FIG. This is a characteristic contingency that shows the relationship between and gate voltage (V). In FIG. 2, characteristic A is a-8 of this embodiment, which is the first factor.
The data and characteristic B1 obtained for iTFT are shown in Figure 7 (
The data obtained for the a-8i TFT in the conventional section 7 (a) of a), the characteristic B2 is n+a in the conventional Fig. 7 (a).
-8i membrane 51 a-8iTF when +61 is not inserted
Data obtained for T, characteristic B3 is No. 71m(b)
This is data obtained for a-3iTF'[' (no n+a-3i film is used in the electrode part).

ここで第1図の本実施例の特性Aに対してはaS1膜4
を100μmX100μmの島状パターンとし、ドレイ
ン電極5およびソース電極6の幅を120μmとし、ド
レイン電極5とソース電極6の間隔を10μmとした。
Here, for the characteristic A of this embodiment shown in FIG.
was formed into an island pattern of 100 μm×100 μm, the width of the drain electrode 5 and the source electrode 6 was 120 μm, and the interval between the drain electrode 5 and the source electrode 6 was 10 μm.

他の特性B1〜B3に対してはa −S i膜4f12
0sm(幅)X100μm(長さ)の島状パターンとし
、ドレイン電極5およびソース電極6の幅を100μm
とし、ドレイン電極5とソース電極6の間隔を10μm
とした。またa−3i膜4およびゲート絶縁膜3の厚み
は全て同じとした。したがって見かけ上は全てチャネル
幅が100μmで、チャネル長が10μmのa−8iT
FTとなる。
For other characteristics B1 to B3, a-Si film 4f12
The island pattern is 0 sm (width) x 100 μm (length), and the width of the drain electrode 5 and source electrode 6 is 100 μm.
and the distance between the drain electrode 5 and source electrode 6 is 10 μm.
And so. Further, the thicknesses of the a-3i film 4 and the gate insulating film 3 were all the same. Therefore, apparently all a-8iTs have a channel width of 100 μm and a channel length of 10 μm.
It becomes FT.

しかし特性B3の第7図(b)のa−8iTFTではa
 −S i膜4の全体がチャネルとなるので、(チャネ
ル幅)/(チャネル長)比は1と小さな値になる。特性
Aの第1図の本発明によるa−8i’l”FTの場合に
も、ドレイン電極5およびソース電極部によるa −S
 i膜4の被扱状態の違いを除けば特性B3と同じであ
る。特性B1では第7図(a)のn+a−8i膜51.
61による電極部での接触抵抗の低減もあり、cL3i
/V・Sの実効移動度が得られた。特性B2では電極部
の大きな接触抵抗のため、ドレイン電流■、は大幅に低
減した。これに対して特性B3では1 cy/l/ V
−sの実効移動度が得られるが、(チャネル幅)/(チ
ャネル長)比が小さいため、特性B1の(チャネル幅)
/(チャネル長)比が10のものよシもドレイン電流I
pレベルが低下する。特性AO本発明によるa−8iT
FTでは基本的なチャネル領域は特性B5の第y因(b
)のものと同じであるが、ドレイン電流 Ipは特性B
3の5倍以上となり、特性B1の2倍以上に大きくなっ
た。実効移動度が特性B3のものと同じとすると、(チ
ャネル幅)/(チャネル長)比が5倍以上になったこと
になる。
However, in the a-8i TFT of FIG. 7(b) with characteristic B3, a
Since the entire -Si film 4 serves as a channel, the (channel width)/(channel length) ratio has a small value of 1. Also in the case of the a-8i'l'' FT according to the present invention shown in FIG. 1 with characteristic A, the a-S
It is the same as characteristic B3 except for the difference in the handling condition of the i-film 4. In characteristic B1, the n+a-8i film 51. of FIG. 7(a).
There is also a reduction in contact resistance at the electrode part due to 61, and cL3i
An effective mobility of /V·S was obtained. In characteristic B2, the drain current (2) was significantly reduced due to the large contact resistance of the electrode portion. On the other hand, in characteristic B3, 1 cy/l/V
-s effective mobility is obtained, but since the (channel width)/(channel length) ratio is small, the (channel width) of characteristic B1
/(channel length) ratio is 10 and the drain current I
p level decreases. Characteristics AO a-8iT according to the invention
In FT, the basic channel region is the y-factor (b
), but the drain current Ip is characteristic B.
3, and more than twice as large as characteristic B1. Assuming that the effective mobility is the same as that of characteristic B3, the (channel width)/(channel length) ratio is 5 times or more.

このように本実施例によれば、a−3i膜4とドレイン
゛電極5、ソース電極6のコンタクト部のa −S i
膜4の側壁をゲート電極2上に配置し、この側壁を被覆
するようにドレイン電極5およびソース電極6を設けた
ことにより、従来の加工精度でも大きなオン電流を得る
ことができ、またa−8i膜4のドレイン電極5、ソー
ス電極6方向の長さを短くしていくと、更に大きな(チ
ャネル幅)/(チャネル長〕比を得ることができるので
、更に大きなドレイン電流(オン電流)が得られる。
In this way, according to this embodiment, the a-S i
By arranging the side wall of the film 4 on the gate electrode 2 and providing the drain electrode 5 and source electrode 6 to cover this side wall, a large on-current can be obtained even with conventional processing accuracy, and a- By shortening the length of the 8i film 4 in the direction of the drain electrode 5 and source electrode 6, an even larger (channel width)/(channel length) ratio can be obtained, resulting in an even larger drain current (on current). can get.

第3図(a) 、 (b)は本発明による薄膜トランジ
スタ及び該トランジスタを用いたアクティブマトリクス
回路基板の第2の実施例を示す部分平面図および断面図
である。第5因Ca)、Cb)において、本発明による
a−8iTFTkスイツチング素子とするアクティブマ
) IJクス回路基板の一部を示し、第3図(a)はa
−3iTFT部を中心とした平面図、第3図(b)はそ
のA −A’断面図である。第3図(a) l (b)
の第1図(a)〜(d)と同一符号は相当部分を示す。
FIGS. 3(a) and 3(b) are a partial plan view and a sectional view showing a second embodiment of a thin film transistor and an active matrix circuit board using the transistor according to the present invention. In the fifth factor Ca) and Cb), a part of the active matrix IJ circuit board used as the a-8iTFTk switching element according to the present invention is shown, and FIG.
-3i A plan view centered on the TFT section, and FIG. 3(b) is a sectional view taken along line A-A'. Figure 3 (a) l (b)
The same reference numerals as in FIGS. 1(a) to (d) indicate corresponding parts.

本実施例のa−3iTFTは、第3図(a)のA−A’
断面を示す第3図(b)の断面構造に第71k (a)
を用いておシ、a−8i膜4とドレイン電極5およびソ
ース電極6の間にnff1シリコン膜51.61を挿入
している点が、第1の実施例の第1図(a)の同方向c
 −c’断面を示す第1図(d)の断面構造に第7図(
b)を用いているものと異なる。本実施例においても本
発明の特徴は、第3図(a)のa−8iTFT部のa−
8i膜4とドレイン電極5およびソース電極6の接触部
のa −S i膜をチャネルの長さ方向に対して直角な
横(幅)方向において、第11m(b) 、 Ca)と
同様にゲート電極2の上に配置し、a−8i膜4パター
ンのチャネルの長さ方向に対して直角な横方向に存在す
る側壁(端面)をドレイン電極5およびソース電極6で
被覆した点にある。
The a-3i TFT of this example is AA' in FIG. 3(a).
71k(a) in the cross-sectional structure of FIG. 3(b) showing the cross-section.
This is similar to FIG. 1(a) of the first embodiment in that the NFF1 silicon film 51.61 is inserted between the A-8I film 4, the drain electrode 5, and the source electrode 6. direction c
Figure 7 (
b). Also in this embodiment, the feature of the present invention is that the a-8i TFT section in FIG.
In the lateral (width) direction perpendicular to the length direction of the channel, the a-Si film at the contact portion between the 8i film 4, the drain electrode 5, and the source electrode 6 is gate-shaped in the same manner as in No. 11m(b), Ca). The point is that the drain electrode 5 and the source electrode 6 cover the side walls (end faces) disposed on the electrode 2 and existing in the lateral direction perpendicular to the length direction of the channel of the a-8i film 4 pattern.

本実施例によれば、a−8iTFTのチャネルの長さ方
向の断面構造に第7図(a)を用いているので、(チャ
ネル幅)/(チャネル長)比がドレイン電極5およびソ
ース電極6のパターニングで決定できるため、第7図(
b)を用いるものに比べて大きくなる。しかしa −S
 i膜4のバルク抵抗やn+a−8i膜51.61とド
レイン電極5およびソース電極6の接触抵抗のためにオ
ン電流が制限され、CL5〜0.5 d / V −s
の移動度となることが多く、素子ばらつきも発生しやす
い。ところが本発明を適用することによ[a−3i膜5
のチャネルの横(幅)方向側面からも電流が流れるよう
にな9、オン電流が増大する。この効果は第1の実施例
とほぼ同等である。
According to this embodiment, since FIG. 7(a) is used for the cross-sectional structure in the length direction of the channel of the a-8i TFT, the (channel width)/(channel length) ratio is It can be determined by the patterning in Figure 7 (
It is larger than that using b). But a-S
The on-current is limited due to the bulk resistance of the i film 4 and the contact resistance between the n+a-8i film 51, 61 and the drain electrode 5 and source electrode 6, and CL5 ~ 0.5 d/V-s
In many cases, the mobility is , and element variations are likely to occur. However, by applying the present invention, [a-3i film 5
Current also flows from the side surfaces of the channel in the lateral (width) direction 9, increasing the on-state current. This effect is almost equivalent to that of the first embodiment.

第4図(a) r (b)は本発明による薄膜トランジ
スタ及び該トランジスタを用いたアクティブマトリクス
回路基板の第3の実施例を示す部分平面図および断面図
である。第4図(a)+ (b)において、本発明によ
るa−8iTFTをスイッチング素子とするアクティブ
マトリクス回路基板の一部を示し、第4図(a)はa−
3iTFT部を中心とした平面図、第4図(b)はその
A −A’断面図である。
FIGS. 4(a) and 4(b) are a partial plan view and a sectional view showing a third embodiment of a thin film transistor and an active matrix circuit board using the transistor according to the present invention. 4(a)+(b) shows a part of an active matrix circuit board using an a-8i TFT according to the present invention as a switching element, and FIG. 4(a) shows a-
A plan view centered on the 3i TFT section, and FIG. 4(b) is a sectional view taken along line A-A'.

本実施例は第1図(a)〜(d)の第1の実施例におい
て、ドレイン線9と表示画素電極7の接続を複数3個の
a−8iTFTで行ったものである。
In this embodiment, the drain line 9 and the display pixel electrode 7 are connected by a plurality of three a-8i TFTs in the first embodiment shown in FIGS. 1(a) to 1(d).

本実施例のようにして、(チャネル幅)/(チャネル長
)比を大きくしてオン電流の増大を図る場合には、1個
のTPTを用いるよシもチャネル幅の小さいTPTを複
数個並べて、a −S i膜4とドレイン電極5、ソー
ス電極6の形成に本発明を適用し、a−8i膜4をチャ
ネルの長さ方向に対して直角な横方向においてゲート電
極2上に配置し、a −S i膜4のチャネルの長さ方
向に対して直角な方向に存在する側壁をドレイン電極5
、ソース電極6で被覆する方が効果的である。
As in this embodiment, when increasing the on-current by increasing the (channel width)/(channel length) ratio, instead of using one TPT, multiple TPTs with small channel widths are arranged side by side. , the present invention is applied to the formation of the a-Si film 4, the drain electrode 5, and the source electrode 6, and the a-8i film 4 is placed on the gate electrode 2 in the lateral direction perpendicular to the length direction of the channel. , a - The side wall of the Si film 4 in the direction perpendicular to the length direction of the channel is connected to the drain electrode 5.
, it is more effective to cover it with the source electrode 6.

本実施例によれば、たとえば1個のTFTft用いてa
 −S i膜4とドレイン電極5およびソース電極6の
パターン寸法を変えて(チャネル幅)/(チャネル長)
比を4の値にするよ5.a−8i膜4を分割して(チャ
ネル幅)/(チャネル長)比が1の値の小さな3個のT
PTとして、ドレイン電極部とソース電極部に本発明を
適用することにより、(チャネル幅)/(チャネル長)
比を等価的に15に近い値にできる。これは各TPTに
おいて(チャネル幅)/(チャネル長)比を等価的に5
に近い値にできるからである。このことは第1の実施例
からも容易にわかる。また本発明を適用することによシ
、見かけ上のチャネル長を太きくしても大きなオン電流
が得られるので、TPTのオフ電流を低くできる効果が
ある。
According to this embodiment, for example, a
-By changing the pattern dimensions of the Si film 4, drain electrode 5, and source electrode 6 (channel width)/(channel length)
Set the ratio to a value of 45. The a-8i film 4 is divided into three Ts with a small (channel width)/(channel length) ratio of 1.
As a PT, by applying the present invention to the drain electrode part and the source electrode part, (channel width)/(channel length)
The ratio can equivalently be made close to 15. This means that the (channel width)/(channel length) ratio is equivalently 5 for each TPT.
This is because it can be made to a value close to . This can be easily understood from the first embodiment. Further, by applying the present invention, a large on-current can be obtained even if the apparent channel length is increased, so there is an effect that the off-current of the TPT can be lowered.

第5図(a) 、 (b)は本発明による薄膜トランジ
スタを用いたアクティブマトリクス回路基板を使用した
画像表示装置の一実施例を示す要部平面図および断面図
である。第51J (a) 、 (b)において、例え
ば第1図(a)〜(d)の本発明によるa −S 1T
FTt−スイッチング素子とするアクティブマトリクス
回路基板を用いた液晶表示装置からなる画像表示装置の
一実施例を示し、第5図(a)は要部の平面図、第5図
(b)はその断面図である。第5図(a) + (b)
の70は例えば第1図(a)〜(d)に示したa−8i
TFTを用いたアクティブマトリクス回路基板で、1〜
7は第1図(a、)〜(d)の同一符号と同二部分を示
す。20は偏光板、1はガラス板、21はカラーフィル
タ、23は透明導電膜からなる表示画素電極7の対向電
極で同じく透明導電膜から構成されているもの、22.
26はそれぞれ保護膜、24は配向膜、25は空隙に充
填された液晶である。
FIGS. 5(a) and 5(b) are a plan view and a cross-sectional view of essential parts of an embodiment of an image display device using an active matrix circuit board using thin film transistors according to the present invention. 51J(a), (b), for example a-S 1T according to the invention of FIGS. 1(a) to (d)
An embodiment of an image display device consisting of a liquid crystal display device using an active matrix circuit board as an FTt-switching element is shown, FIG. 5(a) is a plan view of the main part, and FIG. 5(b) is a cross section thereof. It is a diagram. Figure 5 (a) + (b)
70 is, for example, a-8i shown in FIGS. 1(a) to (d).
Active matrix circuit board using TFT, 1~
7 indicates the same reference numerals and the same parts in FIGS. 1(a,) to (d). 20 is a polarizing plate, 1 is a glass plate, 21 is a color filter, 23 is a counter electrode of the display pixel electrode 7 made of a transparent conductive film, and 22.
26 is a protective film, 24 is an alignment film, and 25 is a liquid crystal filled in the void.

本実施例の画像表示装置は、上記のような構成でカラー
表示用のものを示している。またこの表示装置は周知の
カラー液晶表示装置の製造工程と同様にして容易に製造
できる。なお実際の表示装置においては、第5図の構成
の他に周知の画像表示装置として、各種電気回路制御系
および背面からの照明手段が設けられているが、これら
については省略している。
The image display device of this embodiment has the above-described configuration and is for color display. Further, this display device can be easily manufactured in the same manner as the manufacturing process of a well-known color liquid crystal display device. In addition to the configuration shown in FIG. 5, the actual display device is provided with various electric circuit control systems and illumination means from the back as a well-known image display device, but these are omitted.

〔発明の効果〕〔Effect of the invention〕

本発明によれば、a −S i薄膜トランジスタの(チ
ャネル幅)/(チャネル長)比を等測的に大きくしてオ
ン電流を高くできる効果がある。したがって、このより
なa−3i薄膜トランジスタにより構成されたアクティ
ブマトリクス回路基板においては、各画素に設けている
a−3i薄膜トランジスタの特性不良なものが著しく減
少し、高歩留りを実現できる効果がある。さらに、この
アクティブマ) IJクス回路基板を用いた画像表示装
置においては、a−3i薄膜トランジスタやそれにより
構成し念アクティブマトリクス回路基板が上記の特徴を
持っているので、応答性改善や画面むらをなくすことが
できるという効果があり、この技術分野の発展に寄与す
るところ多大である。
According to the present invention, the on-current can be increased by increasing the (channel width)/(channel length) ratio of the a-Si thin film transistor isometrically. Therefore, in an active matrix circuit board constructed of such a-3i thin film transistors, the number of defective a-3i thin film transistors provided in each pixel is significantly reduced, and a high yield can be achieved. Furthermore, in an image display device using this active matrix IJ circuit board, since the A-3I thin film transistor and the active matrix circuit board constructed using it have the above-mentioned characteristics, it is possible to improve responsiveness and reduce screen unevenness. It has the effect of being able to eliminate this problem, and will greatly contribute to the development of this technical field.

【図面の簡単な説明】[Brief explanation of the drawing]

第11m (a)〜(d)は本発明による薄膜トランジ
スタ及び該トランジスタを用いたアクティブマトリクス
回路基板の第1の実施例を示す部分平面図および各断面
図、第2図は第1図の薄膜トランジスタのドレイン電流
平方根とゲー)[圧の関係を示す特性偶因、第5 G 
(a) 、 (b)は本発明による薄膜トランジスタ及
び該トランジスタを用いたアクティブマトリクス回路基
板の第2の実施例を示す部分平面図および断面図、第4
図(a) + (b)は本発明による薄膜トランジスタ
及び該トランジスタを用めたアクティブマトリクス回路
基板の第3の実施例を示す部分平面図および断面図、第
5図(a)、(b)は本発明による薄膜トランジスタを
用いたアクティブマトリクス回路基板を使用した画像表
示装置の一実施例を示す要部平面図および断面図、第3
図(a)〜(d)は従来の薄膜トランジスタを例示する
断面図、第7図(a) 、 (b)は従来から考え得る
薄膜トランジスタを例示する断面図である。 1・・・絶縁性基板、2・・・ゲート電極(第1の電極
)、5・・・ゲート絶縁膜(第1の絶縁膜)、4・・・
シリコン系半導体膜(a−8’i膜)、5・・・ドレイ
ン電極(第2の電極)、6・・・ソース電極(第3の電
極)゛、7・・・表示画素電極、8・・・ゲート線(ゲ
ートバスライン)、9・・・ドレイン線(ドレインバス
ライン)、51.61・・・n型シリコン薄膜、20・
・・偏光板、21・・・カラーフィルタ、22.26・
・・保護膜、23・・・対向電極、24・・・配向膜、
25・・・液晶、70・・・アクティブマトリクス回路
基板。 η じN rつ
11m (a) to (d) are partial plan views and cross-sectional views showing a first embodiment of a thin film transistor according to the present invention and an active matrix circuit board using the transistor; FIG. Drain current square root and G
(a) and (b) are a partial plan view and a sectional view showing a second embodiment of a thin film transistor and an active matrix circuit board using the transistor according to the present invention;
Figures (a) and (b) are partial plan views and cross-sectional views showing a third embodiment of a thin film transistor and an active matrix circuit board using the transistor according to the present invention, and Figures 5 (a) and (b) are A plan view and a cross-sectional view of main parts showing an embodiment of an image display device using an active matrix circuit board using thin film transistors according to the present invention, Part 3
FIGS. 7(a) to 7(d) are cross-sectional views illustrating conventional thin film transistors, and FIGS. 7(a) and 7(b) are cross-sectional views illustrating conventional thin film transistors. DESCRIPTION OF SYMBOLS 1... Insulating substrate, 2... Gate electrode (first electrode), 5... Gate insulating film (first insulating film), 4...
Silicon-based semiconductor film (a-8'i film), 5... Drain electrode (second electrode), 6... Source electrode (third electrode), 7... Display pixel electrode, 8... ... Gate line (gate bus line), 9... Drain line (drain bus line), 51.61... N-type silicon thin film, 20.
...Polarizing plate, 21...Color filter, 22.26.
...Protective film, 23... Counter electrode, 24... Alignment film,
25...Liquid crystal, 70...Active matrix circuit board. η the same

Claims (1)

【特許請求の範囲】 1、絶縁性基板と、該絶縁性基板上に設けたゲート電極
として働く第1の電極と、該第1の電極パターン上に該
パターンを被覆するように設けた第1の絶縁膜と、該第
1の絶縁膜上に上記第1の電極と重なり合い且つ存在領
域を限定して設けたシリコンを主成分とする半導体膜パ
ターンと、該半導体膜パターン上に該パターンの一部を
被覆するように配置したドレイン電極またはソース電極
としてそれぞれ働く第2の電極および第3の電極パター
ンとから成る薄膜トランジスタにおいて、上記半導体膜
パターンの第2の電極および第3の電極と電気的接触を
とる領域の少なくともチャネルの長さ方向に対して直角
な横方向の領域を上記第1の電極パターン上に配置し、
かつ上記半導体膜パターンの上記横方向の領域の側壁の
少なくとも一方を上記第2の電極および第3の電極のパ
ターンで被覆して等価的にチャネル幅が大きくなるよう
に構成したことを特徴とする薄膜トランジスタ。 2、請求項1記載の薄膜トランジスタを複数個マトリク
ス状に設け、同じ行に存在する薄膜トランジスタの上記
第1の電極を第1のバスラインに接続し、同じ列に存在
する薄膜トランジスタの上記第2の電極を第2のバスラ
インに接続して構成したアクティブマトリクス回路基板
。 3、請求項2記載のアクティブマトリクス回路基板の各
薄膜トランジスタの上記第3の電極に表示画素電極を接
続し、該表示画素電極に対向して対向電極を設けるとと
もに、上記表示画素電極と上記対向電極との間隙に液晶
を充てん密閉して表示セルを構成してなることを特徴と
する画像表示装置。
[Claims] 1. An insulating substrate, a first electrode provided on the insulating substrate serving as a gate electrode, and a first electrode provided on the first electrode pattern so as to cover the pattern. an insulating film formed on the first insulating film, a silicon-based semiconductor film pattern provided on the first insulating film so as to overlap with the first electrode and have a limited area; In a thin film transistor comprising a second electrode and a third electrode pattern which act as a drain electrode or a source electrode, respectively, and which are arranged so as to cover the semiconductor film pattern, the second electrode and the third electrode of the semiconductor film pattern are in electrical contact with each other. on the first electrode pattern, at least a lateral region perpendicular to the length direction of the channel,
and at least one of the sidewalls of the lateral region of the semiconductor film pattern is covered with the second and third electrode patterns so that the channel width is equivalently increased. Thin film transistor. 2. A plurality of thin film transistors according to claim 1 are provided in a matrix, and the first electrodes of the thin film transistors in the same row are connected to a first bus line, and the second electrodes of the thin film transistors in the same column are connected to a first bus line. An active matrix circuit board configured by connecting a second bus line to a second bus line. 3. A display pixel electrode is connected to the third electrode of each thin film transistor of the active matrix circuit board according to claim 2, and a counter electrode is provided opposite to the display pixel electrode, and the display pixel electrode and the counter electrode are provided. An image display device characterized in that a display cell is constructed by filling and sealing a liquid crystal in a gap between the two.
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