JPH02165668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02165668A JPH02165668A JP63321267A JP32126788A JPH02165668A JP H02165668 A JPH02165668 A JP H02165668A JP 63321267 A JP63321267 A JP 63321267A JP 32126788 A JP32126788 A JP 32126788A JP H02165668 A JPH02165668 A JP H02165668A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明はセルファライン（Ｓｅｌｆ Ａｌｉｇｎ）法に
よりＰ／Ｎ型の拡散層を形成した半導体装置に係わり、
特にＤ−ＲＡ）ｌを始め高集積度に形成された半導体装
置の周辺装置などに利用されるｃ／ｍｏｓのＰ／Ｎウェ
ル（Ｔｗｉｎ Ｗｅｌｌ）に関する。
よりＰ／Ｎ型の拡散層を形成した半導体装置に係わり、
特にＤ−ＲＡ）ｌを始め高集積度に形成された半導体装
置の周辺装置などに利用されるｃ／ｍｏｓのＰ／Ｎウェ
ル（Ｔｗｉｎ Ｗｅｌｌ）に関する。
（従来の技術）
現在使用されているｃ／ｍｏｓ構造のＰ／Ｎウェル方式
では、シリコン半導体基板に互いに隣接してＰウェル領
域とＮウェル領域を形成し、夫々に高濃度層のソース、
ドレイン領域更にゲートを設置してＦＥＴ構造を得てい
る。このＰウェル領域とＮウェル領域は２回のＰＥＰ
（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇｐｒｏｃｅｓｓ）工
程により実現させていた。即ち第３図（ａ）〜（ｄ）に
示すように、比抵抗ρ〜２．５ΩｃｍのＮ（１００）基
板２０に先ず１０００オングストロームの熱酸化膜２１
を形成後（第３図−ａ） 、Ｐウェル用レジスト２２の
パターニングを行う。
では、シリコン半導体基板に互いに隣接してＰウェル領
域とＮウェル領域を形成し、夫々に高濃度層のソース、
ドレイン領域更にゲートを設置してＦＥＴ構造を得てい
る。このＰウェル領域とＮウェル領域は２回のＰＥＰ
（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇｐｒｏｃｅｓｓ）工
程により実現させていた。即ち第３図（ａ）〜（ｄ）に
示すように、比抵抗ρ〜２．５ΩｃｍのＮ（１００）基
板２０に先ず１０００オングストロームの熱酸化膜２１
を形成後（第３図−ａ） 、Ｐウェル用レジスト２２の
パターニングを行う。
次にレジストパターン２２をマスクとして第１のイオン
種ＢをＶａｃｃ＝１００ＫｅＶ、Ｑ＝１．５ ｘｌＯ’
３ｃｍの条件で注入してＮ（１００）基板２０表面付近
にＢイオン注入Ｐ層２３を第３図−ａに示ずように形成
する。続いて、レジストパターン２２をマスクとし、Ｎ
８４ Ｆにより熱酸化膜２１に等方性エツチングを行っ
た後、レジストパターン２２を剥離する。それから９５
０℃のＷｅｔ雰囲気（Ｍ素を数容量％含むＮを主体とす
る）で酸化して、Ｂ注入領域と非注入領域間に５０オン
グストロ一ム程度の段差２４を形成する（第３図−ｂ図
−ｂ）。この段差はマスク合せ用として予めＮ型半導体
基板２０に形成したアライメントマーク（Ａｌｉｇｎｍ
ｅｎｔ Ｍａｒｋ）にも使用する。
種ＢをＶａｃｃ＝１００ＫｅＶ、Ｑ＝１．５ ｘｌＯ’
３ｃｍの条件で注入してＮ（１００）基板２０表面付近
にＢイオン注入Ｐ層２３を第３図−ａに示ずように形成
する。続いて、レジストパターン２２をマスクとし、Ｎ
８４ Ｆにより熱酸化膜２１に等方性エツチングを行っ
た後、レジストパターン２２を剥離する。それから９５
０℃のＷｅｔ雰囲気（Ｍ素を数容量％含むＮを主体とす
る）で酸化して、Ｂ注入領域と非注入領域間に５０オン
グストロ一ム程度の段差２４を形成する（第３図−ｂ図
−ｂ）。この段差はマスク合せ用として予めＮ型半導体
基板２０に形成したアライメントマーク（Ａｌｉｇｎｍ
ｅｎｔ Ｍａｒｋ）にも使用する。
ところで、ツインウェル領域に必要なＮウェル領域２６
の形成には第３図−〇に示すように半導体基板２０表面
に新たに被覆したレジスト層２６の段差２４をもとにパ
ターニングし、次にこのレジスト層２６をマスクに第２
のイオン種ＰをＶａｃｃ＝１６０ＫｅＶ、 Ｑ＝Ｉ×１
０１３０「２で注入してＰイオン注入層２３をＮ（１０
０）基板２０の地表面付近に形成する。
の形成には第３図−〇に示すように半導体基板２０表面
に新たに被覆したレジスト層２６の段差２４をもとにパ
ターニングし、次にこのレジスト層２６をマスクに第２
のイオン種ＰをＶａｃｃ＝１６０ＫｅＶ、 Ｑ＝Ｉ×１
０１３０「２で注入してＰイオン注入層２３をＮ（１０
０）基板２０の地表面付近に形成する。
その後、レジスト層２６を溶除してから１１９０℃酸化
雰囲気（Ｎ主体で酸素Ｉ容母％含有）で１５０分のドラ
イブイン（［）ｒｉｖｅ Ｉｎ）工程を行って第３図−
ｄの断面図に示すようなＰウェル領域２７．Ｎウェル領
域２８からなるツインウェル構造を１ｑる。
雰囲気（Ｎ主体で酸素Ｉ容母％含有）で１５０分のドラ
イブイン（［）ｒｉｖｅ Ｉｎ）工程を行って第３図−
ｄの断面図に示すようなＰウェル領域２７．Ｎウェル領
域２８からなるツインウェル構造を１ｑる。
この例ではＰ、Ｎウェル領域のドライブイン工程を一括
して施す例を示したが、各ウェル領域の表面濃度Ｎｓと
拡散深さＸｊを調整するために夫々の注入後の２回実施
することもある。なお、第４図に明らかなように、両ウ
ェル領域の表面付近には反対導電型の不純物を導入して
高濃度層Ｐ、Ｎ層２９゜３０を形成してソース（Ｓ）、
ドレイン（０）及びゲート（Ｇ）からなるセルの母体を
作成するが、段差２４を持つＰウェル領域を基準とした
ＰＥＰ工程による。
して施す例を示したが、各ウェル領域の表面濃度Ｎｓと
拡散深さＸｊを調整するために夫々の注入後の２回実施
することもある。なお、第４図に明らかなように、両ウ
ェル領域の表面付近には反対導電型の不純物を導入して
高濃度層Ｐ、Ｎ層２９゜３０を形成してソース（Ｓ）、
ドレイン（０）及びゲート（Ｇ）からなるセルの母体を
作成するが、段差２４を持つＰウェル領域を基準とした
ＰＥＰ工程による。
（発明が解決しようとする問題点）
従来の技術側に明らかにしたように、Ｎウェル領域及び
Ｓ、Ｄ、Ｇ用のＰＥＰ工程はいずれもＰウェル領域を基
準パターンとして行うので、Ｎウェル領域ならびにＳ、
Ｄ、 Ｇ用のＰＥＰ工程のマスク合せは間接的になる
。例えば１．２μｍルール（Ｒｕｌｅ）で作成した２５
６にＦｕｌｌ ｃ／ｍｏｓの現行設計基準では、第４図
に示した両ウェル領域の境界と高濃度層２９．３０端と
両ウェル領域２７．２８端部間の距離ａ、ｂはａ＋ｂ＝
３μｍ（ａ＝ｂ＝１．５μｍ）としてマスク合せの余裕
を取っている。
Ｓ、Ｄ、Ｇ用のＰＥＰ工程はいずれもＰウェル領域を基
準パターンとして行うので、Ｎウェル領域ならびにＳ、
Ｄ、 Ｇ用のＰＥＰ工程のマスク合せは間接的になる
。例えば１．２μｍルール（Ｒｕｌｅ）で作成した２５
６にＦｕｌｌ ｃ／ｍｏｓの現行設計基準では、第４図
に示した両ウェル領域の境界と高濃度層２９．３０端と
両ウェル領域２７．２８端部間の距離ａ、ｂはａ＋ｂ＝
３μｍ（ａ＝ｂ＝１．５μｍ）としてマスク合せの余裕
を取っている。
一方、電気的には距離ａとｂは、パンチスル（Ｐｕｎｃ
ｈ Ｔｈｒｏｕｇｈ）耐圧とラッチアップ（Ｌａｔｃｈ
Ｕｐ）耐性の観点からａ＝ｂ＝１μｍで十分であるが
、上記のようにＮウェル領域用ＰＥＰ工程が必要なため
に間接合せ用とし各々０．５μｍずつマージン（＋ａｒ
ｇｉｎｅ）を取ってａ＝ｂ＝１．５ μｍの設計になッ
テいる。
ｈ Ｔｈｒｏｕｇｈ）耐圧とラッチアップ（Ｌａｔｃｈ
Ｕｐ）耐性の観点からａ＝ｂ＝１μｍで十分であるが
、上記のようにＮウェル領域用ＰＥＰ工程が必要なため
に間接合せ用とし各々０．５μｍずつマージン（＋ａｒ
ｇｉｎｅ）を取ってａ＝ｂ＝１．５ μｍの設計になッ
テいる。
ところで、２５６にＦｕｌｌ ｃ／ｍｏｓ程度の集積度
のセル構造は縦が２１μｍなので、ＰＥＰ工程用の合せ
余裕分１μｍの寄与はたかだか数％にしかならず、将来
実施が確実視されており縦長５μｍと予想される０、５
μｍルールでは、ＰＥＰ工程用の合せ余裕分がセルサイ
ズに及ぼす影響が大きくなる。
のセル構造は縦が２１μｍなので、ＰＥＰ工程用の合せ
余裕分１μｍの寄与はたかだか数％にしかならず、将来
実施が確実視されており縦長５μｍと予想される０、５
μｍルールでは、ＰＥＰ工程用の合せ余裕分がセルサイ
ズに及ぼす影響が大きくなる。
なお、１．２μｍルールによる半導体装置製造用ＰＥＰ
工程では、直接合せが０．３μｍ５間接合せ０．５μｍ
ｈ’ａ’）計基準であり、アライナ−ではこの寸法によ
り実際の作業を行う。
工程では、直接合せが０．３μｍ５間接合せ０．５μｍ
ｈ’ａ’）計基準であり、アライナ−ではこの寸法によ
り実際の作業を行う。
本発明はこのような事情から成されたもので、特に合せ
余裕マージンを小さくしてセルサイズならびにチップサ
イズの縮小につなげ、更にＩ ＰＥＰ工程を省略して生
産性の向上にも寄与させる。
余裕マージンを小さくしてセルサイズならびにチップサ
イズの縮小につなげ、更にＩ ＰＥＰ工程を省略して生
産性の向上にも寄与させる。
［発明の構成］
（課題を解決するための手段）
本発明は半導体基板に互いに隣接して形成する導電型の
異なる不純物領域と、この−５導電型の不純物領域に対
向する位置に選択的に形成する絶縁物層と、この絶縁物
層と露出した前記半導体基板表面部分間の段差をもとに
形成する他方導電型の不純物領域からなる半導体装置に
特徴がある。
異なる不純物領域と、この−５導電型の不純物領域に対
向する位置に選択的に形成する絶縁物層と、この絶縁物
層と露出した前記半導体基板表面部分間の段差をもとに
形成する他方導電型の不純物領域からなる半導体装置に
特徴がある。
（作 用）
本発明に係わる半導体装置は、使用する半導体基板また
は半導体基板に成長させた絶縁物層に、ウェル領域形成
用のレジストのパターニングを行い、レジストをマスク
とするＢのイオン注入によりＢ注大層を形成する。
は半導体基板に成長させた絶縁物層に、ウェル領域形成
用のレジストのパターニングを行い、レジストをマスク
とするＢのイオン注入によりＢ注大層を形成する。
その後、プラズマまたは中性種雰囲気で表面処理を施し
てから例えばＬＰＯ法や陽極酸化法などによりレジスト
層には成長せず、半導体基板または半導体基板を被覆す
る絶縁物層にだけ２Ｍ化けい素層を堆積させる。次いで
レジスト層を剥離してからこの絶縁物層をマスクとして
Ｐのイオン注入を行って両ウェル領域をセルファライ
ン（ＳｅｌｆＡｌｉｇｎ）法により形成する。
てから例えばＬＰＯ法や陽極酸化法などによりレジスト
層には成長せず、半導体基板または半導体基板を被覆す
る絶縁物層にだけ２Ｍ化けい素層を堆積させる。次いで
レジスト層を剥離してからこの絶縁物層をマスクとして
Ｐのイオン注入を行って両ウェル領域をセルファライ
ン（ＳｅｌｆＡｌｉｇｎ）法により形成する。
この Ｐ及びＢ注入層上を被覆するＳｉの酸化膜成長速
度差を利用してＳｉ段差を形成し、以後の工程ではこの
段差を利用すると共に、半導体基板の縮小が可能になる
大きな利点がある。
度差を利用してＳｉ段差を形成し、以後の工程ではこの
段差を利用すると共に、半導体基板の縮小が可能になる
大きな利点がある。
（実施例）
（１） 第１図を参照して本発明の一実施例を説明す
る。半導体基板１に８注入層を形成するまでは従来例第
３図ａ、ｂと同様な製法なので詳細な説明は省略し、ま
た第１図でも対応する図面は割愛した。
る。半導体基板１に８注入層を形成するまでは従来例第
３図ａ、ｂと同様な製法なので詳細な説明は省略し、ま
た第１図でも対応する図面は割愛した。
即ら、比抵抗ρ〜２．５オームｃｍのＮ（１００）半導
体基板１の表面には１０００オングストロームの熱酸化
膜２を被覆後、被覆したレジストにパターン３を形成す
る。このレジストパターン層３をマスクとしてＢ注入層
４を半導体基板１に形成する。
体基板１の表面には１０００オングストロームの熱酸化
膜２を被覆後、被覆したレジストにパターン３を形成す
る。このレジストパターン層３をマスクとしてＢ注入層
４を半導体基板１に形成する。
次いで、レジストパターン層３の表面をＯプラズマ（Ｐ
ｌａｓｍａ）雰囲気に３０秒間さらして表面処理後、珪
フッ素過飽和溶液から二酸化珪素層を下記反応式により
析出させるＬＰ［）法により、半導体基板１表面を被覆
した熱酸化膜２にだけ６０００オングストロームのしＰ
Ｄ（ＬｉｑＬＩｉｄ ｐｈａｓｅ Ｄｅｐｏｓｉｔｉｏ
ｎ）法による二酸化珪素層５（以後絶縁物層と記載する
）を第１図−ａのように堆積させる。
ｌａｓｍａ）雰囲気に３０秒間さらして表面処理後、珪
フッ素過飽和溶液から二酸化珪素層を下記反応式により
析出させるＬＰ［）法により、半導体基板１表面を被覆
した熱酸化膜２にだけ６０００オングストロームのしＰ
Ｄ（ＬｉｑＬＩｉｄ ｐｈａｓｅ Ｄｅｐｏｓｉｔｉｏ
ｎ）法による二酸化珪素層５（以後絶縁物層と記載する
）を第１図−ａのように堆積させる。
このＬＰＧ ２１化珪素層は、例えば珪フッ酸の２酸化
珪素過飽和溶液から析出し、その反応式はＨ２Ｓ ！
Ｆ＋Ｈ２０＝２Ｓ ｉ ０２ ＋ＨＦである。
珪素過飽和溶液から析出し、その反応式はＨ２Ｓ ！
Ｆ＋Ｈ２０＝２Ｓ ｉ ０２ ＋ＨＦである。
また、酸素プラズマか、フレオンガス放電により発生す
る中性種かによる前処理（ＣｈｅｍｉｃａｌＤｒｙＥｔ
ｃｈｉｎｇ）を施したレジストには、上記反応式により
生成されるＬＰｏ ２ Ｍ化珪素層は析出しにくいこと
が確認されている。
る中性種かによる前処理（ＣｈｅｍｉｃａｌＤｒｙＥｔ
ｃｈｉｎｇ）を施したレジストには、上記反応式により
生成されるＬＰｏ ２ Ｍ化珪素層は析出しにくいこと
が確認されている。
次にレジストパターン層１を剥離し、この絶縁物層５を
マスクにして Ｐイオンの注入をｖａｃｃ＝１６０ Ｋ
ｅＶ、Ｑ＝Ｉ Ｘ１０Ｘ１０１３Ｃの条件で行ってＰ注
入層６を第１図−ｂのように形成する。
マスクにして Ｐイオンの注入をｖａｃｃ＝１６０ Ｋ
ｅＶ、Ｑ＝Ｉ Ｘ１０Ｘ１０１３Ｃの条件で行ってＰ注
入層６を第１図−ｂのように形成する。
更ニ、１１９０°ＣＮ ＋Ｑ （７６５Ｂ）（７）ｆｆ
囲気テウエルドライブイン工程を行い、８注入層４とＰ
注入層６によるＮウェル領域７とＰウェル領域８を自己
整合により第１図−〇に示すように形成する。この結果
、半導体基板１にはＰウェル領域６とＮウェル領域４が
互いに隣接して形成される。
囲気テウエルドライブイン工程を行い、８注入層４とＰ
注入層６によるＮウェル領域７とＰウェル領域８を自己
整合により第１図−〇に示すように形成する。この結果
、半導体基板１にはＰウェル領域６とＮウェル領域４が
互いに隣接して形成される。
この１１９０’ＣＮ２０２ （７容母％）の雰囲気によ
るドライブ イン工程では、Ｐ注入層６を被覆する熱酸
化膜２とＮウェル領域４を覆う絶縁物層５の成長速度差
により〜５００オングストローム程度のシリコン段差が
第１図Ｃのように形成される。
るドライブ イン工程では、Ｐ注入層６を被覆する熱酸
化膜２とＮウェル領域４を覆う絶縁物層５の成長速度差
により〜５００オングストローム程度のシリコン段差が
第１図Ｃのように形成される。
この段差は以後のソース、ドレイン、ゲートのＰＥＰ工
程時のアライメントに利用するので、両ウェル層のマス
ク合せ工程は要らなくなり、工数削減及び半導体基板の
縮小につながる。
程時のアライメントに利用するので、両ウェル層のマス
ク合せ工程は要らなくなり、工数削減及び半導体基板の
縮小につながる。
（２）上記実施例では半導体基板に成長させた熱酸化膜
に被覆したレジストのバターニング工程以降のプロセス
を説明したが、半導体基板に直接被着したレジストをも
とにして上記のプロセスを施しても何等差支えない。
に被覆したレジストのバターニング工程以降のプロセス
を説明したが、半導体基板に直接被着したレジストをも
とにして上記のプロセスを施しても何等差支えない。
（３） ＬＰｏ法に代えて陽極酸化法による例を説明す
る。
る。
即ち実施例１におけるＢ注入層の形成１麦、レジストパ
ターン層３をマスクとして熱酸化膜２を除去し、次にＮ
メチルアセトアミド、ＫＮＯ３、ＵＲイオン水からなる
混合溶液により半導体基板を陽極酸化（メツキ）して二
酸化珪素膜を形成し、この後は、実施例１と全く同様な
工程によりツインウェル領域を備えた半導体装置を形成
する、重視を避けるために説明は省略する。
ターン層３をマスクとして熱酸化膜２を除去し、次にＮ
メチルアセトアミド、ＫＮＯ３、ＵＲイオン水からなる
混合溶液により半導体基板を陽極酸化（メツキ）して二
酸化珪素膜を形成し、この後は、実施例１と全く同様な
工程によりツインウェル領域を備えた半導体装置を形成
する、重視を避けるために説明は省略する。
このような工程により形成されたＰ／Ｎツインウェル領
域には、高濃度層を第４図のように設置してＦＥＴに必
要なソースとドレインを形成する。
域には、高濃度層を第４図のように設置してＦＥＴに必
要なソースとドレインを形成する。
［発明の効果］
第２図は縦軸にＮ＋−Ｎウェル耐圧歩留χを、横軸には
Ｎ＋−Ｎウェル間隔（マスク上の寸法）を取って従来例
を実線、本発明は点線で示したが、従来例では１．４５
μｍ以上のＮ＋−Ｎウェル間隔で１００％の歩留りが得
られるのに対して、本発明では１．１５μｍ以上で１０
０％の歩留りが得られている。
Ｎ＋−Ｎウェル間隔（マスク上の寸法）を取って従来例
を実線、本発明は点線で示したが、従来例では１．４５
μｍ以上のＮ＋−Ｎウェル間隔で１００％の歩留りが得
られるのに対して、本発明では１．１５μｍ以上で１０
０％の歩留りが得られている。
更に２５６にＦｕｌｌ ｃ／ｍｏｓでは第４図にあるａ
＋ｂにして０．６μｍ分のセル寸法が縮小でき、つまり
０．６μｍ７２１μｍ＝３％のチップ寸法が小さくなる
。
＋ｂにして０．６μｍ分のセル寸法が縮小でき、つまり
０．６μｍ７２１μｍ＝３％のチップ寸法が小さくなる
。
それに加えて、将来のセル寸法微細化には本発明に係わ
るセルファラインツインウェル構造の効果はより大きく
なる。
るセルファラインツインウェル構造の効果はより大きく
なる。
更に又、ウェル工程を２回から１回に減らせたので、生
産性及びコスト面でも有利になることは明白である。
産性及びコスト面でも有利になることは明白である。
第１図ａ〜Ｃは本発明の一実施例の工程を示す断面図、
第２図はこの工程により製造した半導体メモリ装置の特
性を示す曲線図、第３図ａ−ｄは従来の製造工程の断面
図、第４図は従来のツインウェル構造断面図である。 １：半導体基板 ２；絶縁物層 ７．８：ウェル領域 代理人 弁理士 大 胡 典 夫 〜−Ｎ７−レ面１屋歩斎 ｔＸ） つ−
第２図はこの工程により製造した半導体メモリ装置の特
性を示す曲線図、第３図ａ−ｄは従来の製造工程の断面
図、第４図は従来のツインウェル構造断面図である。 １：半導体基板 ２；絶縁物層 ７．８：ウェル領域 代理人 弁理士 大 胡 典 夫 〜−Ｎ７−レ面１屋歩斎 ｔＸ） つ−
Claims (1)
- 半導体基板に互いに隣接して形成する導電型の異なる不
純物領域と、この一方導電型の不純物領域に対向する位
置に選択的に形成する絶縁物層と、この絶縁物層と露出
した前記半導体基板表面部分間の段差をもとに形成する
他方導電型の他の不純物領域を具備することを特徴とす
る半導体装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321267A JPH088307B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321267A JPH088307B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165668A true JPH02165668A (ja) | 1990-06-26 |
| JPH088307B2 JPH088307B2 (ja) | 1996-01-29 |
Family
ID=18130663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321267A Expired - Fee Related JPH088307B2 (ja) | 1988-12-20 | 1988-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088307B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158265A (ja) * | 1984-06-15 | 1986-03-25 | ハリス コーポレーシヨン | 集積回路の製法 |
-
1988
- 1988-12-20 JP JP63321267A patent/JPH088307B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6158265A (ja) * | 1984-06-15 | 1986-03-25 | ハリス コーポレーシヨン | 集積回路の製法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088307B2 (ja) | 1996-01-29 |
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