JPH02150037A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は絶縁ゲートを有するＭＯ３型パワーデバイス
、例えばパワーＭＯ３ＦＥＴやＩ　ＧＢＴの寄生バイポ
ーラトランジスタ、寄生サイリスクのオン現象、ラッチ
アップ現象などを避けるための製造方法に関する。

〔従来の技術〕

ここではＩＧＢＴと言われる半導体装置を例にとって、
この種の半導体装置を破壊に至らしめるラッチアップ現
象とこの現象を回避するための従末技術について説明す
る。

第２図は一般的なＩＧＢＴの要部断面図で、第３図はそ
のＩ　ＧＢＴの等価回路を示す。

Ｉ　ＧＢＴのオン電流通電時に、正孔電流Ｊｐはコレク
タ電極１２からｐ＋拡散領域１ｏとｎ１バツフア領域２
を経てｎ−ドリフト領域１に注入され、Ｐ＋拡散領域３
あるいはｐ拡散領域６を通ってエミッタ電極１１に流れ
込む。この時ｐ拡散領域６のうちｎ＋エミッタ領域８の
直下に位置する短絡抵抗部４３を正孔が通過する。この
正孔による電流Ｊｐはその短絡抵抗部４３の抵抗をＲｂ
とすれば、Ｖ　Ｆ　＝　Ｊ　ｐ　Ｘ　Ｒｂの電位降下を
発生させる。この電位降下■、はｎ＋エミッタ領域８と
Ｐ拡散領域６のｎ　＋　ｐ接合を順バイアスさせるよう
に働く。この順バイアス電圧はＶＡ＝　α、Ｎ１゜Ｒｂ
−１ｃで表せる。Ｕ　ＰＮ　ｐはｐ１拡散領域ｌＯｎ＋
、ｎ−拡散領域（２，１）−ｐ拡散領域６からなるＰＮ
Ｐ　ｌ−ランジスタのゲインである。そしてｎ−拡散領
域ｔ−ｐ拡散領域６−ｎ°拡散領域８からなるＮＰＮト
ランジスタをターンオンさせ、αＰＮ　１・＋αＮ、、
Ｎ＝ｌを満足した時に寄生サイリスクがラッチアップす
る。そうなると、ゲート信号による制御はもはや不可能
になり、破壊に至る。このような現象をラッチアップ現
象と言い、それが始まる電流をラッチアップ電流と言う
。

このラッチアップ電流はｒ、、＝ｏ、７／α、Ｎ１゜・
Ｒｂの式によりあられせることは既にしられている。こ
の式より、ラッチアップ電流をあげて前記ＩＧＢＴの破
壊を防ぐには、α、Ｎ８．を低減するか、抵抗Ｒｂを小
さくすればよいことが判る。

〔発明が解決しようとする課題〕

従来でもこのような問題に対しては、ｎ　領域ｌへのラ
イフタイムキラーの導入、あるいはｎ゛バフフフ層２不
純物濃度を高くするなどによるα、、の低減、あるいは
第４図に示すように、第２図のＰ＋拡散領域７を、Ｐ゛
拡散領域４４のように部分的にチャネルが動作しないよ
うに改良して正孔電流をバイパスさせる方法などがとら
れてきた。しかし、これらの方法はすべてＩ　Ｇ　Ｂ　
Ｔのオン電圧降下を増大させることになる。また、従来
技術においても、さらにこのオン電圧降下の増大を防ぐ
ためには、第４図において、その直下が短絡抵抗部４３
となるｎ１工ミツタ領域部分の長さＬＰ、をできるかぎ
り短くしてその抵抗値を低減すればよいことは知られて
いる。しかし、この方法はオン電圧降下は増大しないが
、この種の半導体装置におけるフォトプロセスの精度の
限界による制限から、最低でもｎ゛エミッタ領域部分の
長さしＩ＋として２〜３ミクロンは必要で、それ以下に
することは困難なため、必要充分な大きさのラッチアッ
プ電流を達成することができなかった。

本発明の目的は半導体装置をそのオン電圧降下を増大さ
せないで、できるかぎり短絡抵抗部４３の抵抗Ｒｂを低
減させ、より大きなラッチアップ電流を達成でき、半導
体装置の実使用時にもターンオフおよび負荷短絡耐量を
大幅に向上させる半導体装置の製造方法を提供すること
にある。

〔課題を解決するための手段〕

本発明は前記課題を解決するために、 ［一導電形の半導体基体層の一表面に、他導電形の第一
領域と、この第一領域内にあって、より深く拡散される
他導電形の第二領域と、第一領域と第二領域とより浅く
かつ同心状に拡散される他導電形の第三領域とを備え、
さらに前記第一領域内にあって、第二領域と第三領域と
に跨がり、前記第三領域より浅（拡散された一導電形領
域が形成されると共に、前記一導電形の半導体基体層と
一導電形領域とにより挟まれた前記第一領域の部分の表
面に絶縁膜を介してゲート電極が設けられる半導体装置
の製造方法において、前記ゲート電極になるポリシリコ
ン上に形成された絶縁膜を、ポリシリコンにたいして前
記第一領域と前記第二領域の各外周間に所要のエツジ間
距離を形成する程度に面方向へ過剰にエツチングし、こ
のポリシリコンをマスクにして前記第二領域形成のため
のイオン注入をした後、前記ポリシリコンをさらに前記
絶縁膜をマスクにして、前記一導電形領域直下の第一領
域の短絡抵抗部の長さを必要最小限の値にする程度に面
方向へ過剰にエツチングし、前記第一領域の形成のため
のイオン注入と拡散ドライブとを行い前記第一領域と前
記第二領域とを形成した後、さらに第三領域を形成し、
前記ポリシリコン上の絶縁膜を除去した後、ポリシリコ
ンをマスクにして前記一導電形領域を形成するる」半導
体装置の製造方法とする。

〔作用〕

ラッチアップ電流をあげて破壊を防ぐという課題を解決
するには、ｐ゛拡散領域３をスレッショルド電圧が変動
しない程度にｎ’エミッタ領域８のチャネル側エツジに
近づけかつｐ゛拡散領域７をｎ゛エミッタ領域８のチャ
ネル側エツジに近づけて前記抵抗Ｒｂを低減することが
重要である。

ところが従来フォトプロセスによる方法ではそのために
３回ものフォトプロセスを繰り返す必要があり、そのパ
ターン合わせ精度、エツチング精度などから特にこの種
の半導体装置では、前記課題を解決する程度に正確なパ
ターン合わせ精度は得られなかった。

これに対して、本発明ではラッチアップ電流値の決定に
係る、特に４つの領域、すなわちｐ゛領域３、ｐ領域６
、ｐ′領域７、ｎ°領域８を１回のフォトプロセスによ
る、いわば、完全セルフアライメント拡散方法とでもい
うべき方法を確立することにより、前記短絡抵抗部の長
さしうとして約０．５ミクロン　レベルの近接距離を実
現すると共に、ｐ′拡散領域３と、ｎ゛エミッタ領域８
のチャネル側エツジとの精度のよい接近を制御すること
を可能にし、大幅に抵抗Ｒｂを低減させ、ラッチアップ
電流の増大すなわちラッチアップ耐量を増大させるもの
である。

〔実施例〕

以下、本発明に係る製造方法の一実施例を図面を用いて
詳細に説明する。

第１図のｆａ）〜ｔｅｌに本発明による製造方法に従っ
た工程順の断面図を示す。

第１図ｆａｔはシリコン半導体基板のｎ”表面上にゲー
ト酸化膜４１を介して形成されたポリシリコン５上にさ
らに成長された（絶縁膜）シリコン酸化膜４２をフォト
プロセスで選択的にエツチングするためのフォトレジス
ト５０のパターン形成を示す。

そしてフォトレジス５０をそのまま残してシリコン酸化
膜４２をフォトレジスト５０のパターンよりさらに過剰
に例えば、７〜８ミクロンだけエツチングを進める一第
１図ｆｂｌ。

この過剰のエツチング量を制御することによりｐ゛拡散
領域３とｐ拡散領域６との距離を正確に制御できること
になる。

次にポリシリコン５の選択エツチングを行い、フォトレ
ジスト５０除去後ポリシリコン５のまどに高濃度Ｂ’（
ボロン）を高エネルギーでイオン注入する。　その後（
Ｃ）に示すようにドライエツチングによりシリコン酸化
膜をマスクにして、できるだけ等方性なエツチング条件
でポリシリコンを例えば、０．５ミクロン程度酸化膜の
エツジより余分にエツチングし、続いて比較的低濃度の
Ｂ”をイオン注入する一第１図（Ｃ）。

このポリシリコンの０．５ミクロンのエツチング量を、
従来のフォトプロセスの精度限界の２〜３ミクロンより
、正確に制御できることが本発明の重要な点の一つであ
る。

次に（ｄ）に示すようにそのままドライブ拡散を行いｐ
°拡散領域３とｐ拡散領域６とを形成する。

そのあと、高濃度Ｂ′を高エネルギーでイオン注入して
ｐ°拡散領域７を形成し、連続してゲート電極５Ｊ：、
のシリコン酸化膜をウェットエッチにて除去する。

ｔｅ１通常はその後約５００人程度のシリコン酸化膜の
形成のためにドライブインを行って（図示せず）後工程
で厚い酸化膜を積層するに適したポリシリコン表面状態
にしておく。そしてそのまま、Ａ１のイオン注入を経て
ｎ゛エミッタ領域８を形成して拡散プロセスを完了させ
る。後は公知の方法による製造方法に従って半導体装置
とする。

このように本発明はただ一回のフォトプロセスにより前
記４つの拡散領域の相互の位置関係を正確に形成できる
ので、前述のとおりラッチアップ耐量を増大でき、破壊
しに（い半導体装置とすることができるだけでなく、フ
ォトプロセス回数の削減による経済上の利点も大きい。

〔発明の効果〕

第１図に示す本発明の半導体装置の製造方法によれば、
その直下が短絡抵抗部４３となるｎ゛エミッタ領域８の
長さＬ８を従来の２〜３ミクロンから約０．５ミクロン
程度にでき、また、第１図に示すｐ°拡散領域３もｎ′
エミッタ領域８のチャネル側エツジに限り無く接近させ
るように制御でき、さらにまた、同時に、従来のように
拡散時間を長くして前記エツジ間の接近を制御する必要
がなくなるので、ｐ＋拡散領域３を浅くできる。

この浅いｐ＋拡散領域３によってｎ−ドリフト層１の厚
さも薄くできるので、この点からもオン電圧降下の低減
が可能である。

また、隣接する他のｐ拡散領域６との間でのＪＦＥＴ　
（接合ＦＥＴ）構成に基づく空乏層の相互の拡がりに起
因する電流路の挟まりによるオン電圧降下の増大も少な
い。

本発明の製造方法によって前記抵抗Ｒｂを約５０％する
ことにより、ラッチアップ電流を約７０％増大できた。

以上説明したように本願発明によれば、半導体装置をそ
のオン電圧降下を増大させないで、できるかぎり短絡抵
抗部４３の抵抗Ｒｂを低減させ、より大きなラッチアッ
プ電流を達成でき、半導体装置の実使用時にもターンオ
フおよび負荷短絡耐量を大幅に向上させうろことが判る
。

【図面の簡単な説明】

第１図は本発明の製造方法の工程の一実施例を示す図、
第２図はＩＧＢＴの要部断面図、第３図はｒＧＢＴの等
価回路図、第４図は従来のＲｂ低減対策の例を示す断面
図である。 ３・・・ｐ′領領域第二領域）、５・・・ポリシリコン
（ゲート電極）、６−・・ｐ領域（第一領域）７・・・
ｐ゛領域第三領域）、８・・・ｎ）エミッタ領域、４２
第２図 第１図 第３図

Claims (1)

【特許請求の範囲】
1. （１）一導電形の半導体基体層の一表面に、他導電形の
   第一領域と、この第一領域内にあって、より深く拡散さ
   れる他導電形の第二領域と、第一領域と第二領域とより
   浅くかつ同心状に拡散される他導電形の第三領域とを備
   え、さらに前記第一領域内にあって、第二領域と第三領
   域とに跨がり、前記第三領域より浅く拡散された一導電
   形領域が形成されると共に、前記一導電形の半導体基体
   層と一導電形領域とにより挟まれた前記第一領域の部分
   の表面に絶縁膜を介してゲート電極が設けられる半導体
   装置の製造方法において、前記ゲート電極になるポリシ
   リコン上に形成されな絶縁膜を、ポリシリコンにたいし
   て前記第一領域と前記第二領域の各外周間に所要のエッ
   ジ間距離を形成する程度に面方向へ過剰にエッチングし
   、このポリシリコンをマスクにして前記第二領域形成の
   ためのイオン注入をした後、前記ポリシリコンをさらに
   前記絶縁膜をマスクにして、前記一導電形領域直下の第
   一領域の短絡抵抗部の長さを必要最小限の値にする程度
   に面方向へ過剰にエッチングし、前記第一領域の形成の
   ためのイオン注入と拡散ドライブとを行い前記第一領域
   と前記第二領域とを形成した後、さらに第三領域を形成
   し、前記ポリシリコン上の絶縁膜を除去した後、ポリシ
   リコンをマスクにして前記一導電形領域を形成すること
   を特徴とする半導体装置の製造方法。