JPH02146088A - 表示メモリ制御装置 - Google Patents
表示メモリ制御装置Info
- Publication number
- JPH02146088A JPH02146088A JP63300090A JP30009088A JPH02146088A JP H02146088 A JPH02146088 A JP H02146088A JP 63300090 A JP63300090 A JP 63300090A JP 30009088 A JP30009088 A JP 30009088A JP H02146088 A JPH02146088 A JP H02146088A
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- Japan
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Input (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は文字放送、ビデオテックス、コンピュータ等の
表示用メモリの制御を行う表示メ七り制御装置に係り、
特に表示基本サイクルの中に中央処理装置（以下、ＣＰ
Ｕという）のアクセス期間を挿入するサイクルスヂール
方式を使った表示メモリ制御装置に関づる。
表示用メモリの制御を行う表示メ七り制御装置に係り、
特に表示基本サイクルの中に中央処理装置（以下、ＣＰ
Ｕという）のアクセス期間を挿入するサイクルスヂール
方式を使った表示メモリ制御装置に関づる。
（従来の技術）
従来の号イクルスヂール方式の表示メモリ制御装置は、
第４図に示ηように構成されている。
第４図に示ηように構成されている。
第４図において、符号１００はＣＰＵ、１１０はＣＰＵ
タイミング発生回路、１２ｏｔ、ｔｃｐｕのアドレスバ
ス、１３０はＣＰ Ｕのデータバス、２００は表示メモ
リ制御部、２１０は表示アドレス発生回路、２１１．２
２０はスイッチ、２１２は表示タイミング発生回路、２
１３は２ビツトカウンタ、２３０はＲＡＭ、２／１０は
データバッファ、２５０は表示デコーダ、３００はブラ
ウン管等の表示手段である。
タイミング発生回路、１２ｏｔ、ｔｃｐｕのアドレスバ
ス、１３０はＣＰ Ｕのデータバス、２００は表示メモ
リ制御部、２１０は表示アドレス発生回路、２１１．２
２０はスイッチ、２１２は表示タイミング発生回路、２
１３は２ビツトカウンタ、２３０はＲＡＭ、２／１０は
データバッファ、２５０は表示デコーダ、３００はブラ
ウン管等の表示手段である。
上記装置の動作を第５図のタイミングチャートを参照し
て説明づる。
て説明づる。
上記装置では、ＲＡＭ２３０から表示データを読み出し
、表示デコーダ２５０にてＲ（赤）、Ｇ（緑）、Ｂ（青
）等の表示信号に変換して、表示手段３００で表示を行
う。
、表示デコーダ２５０にてＲ（赤）、Ｇ（緑）、Ｂ（青
）等の表示信号に変換して、表示手段３００で表示を行
う。
第５図（１）は表示タイミング発生回路２１２からカウ
ンタ２１３に与えられる表示タイミングのクロックＣＫ
を示す。ここでは、−例としてＲＡＭ２３０から読み出
す表示データがａ、ｂ、ｃ。
ンタ２１３に与えられる表示タイミングのクロックＣＫ
を示す。ここでは、−例としてＲＡＭ２３０から読み出
す表示データがａ、ｂ、ｃ。
ｄの４つの表示データから構成されているとし、またこ
の表示データを得るために第５図（２）のＲＡＭアドレ
スに示すようにＲＡＭ２３０に表示ａ〜ｄのアドレスを
与えるとする。この表示データの読み出しからＲ，Ｇ、
Ｂ等の表示信号に変換するまでの１つのサイクルを表示
基本サイクルと呼び、第５図（２）の如く表示ａ−ｄの
期間と、ＣＰＵ１００のアクセス期間（以下、ＣＰＵ期
間と記す）とで構成されていると仮定する。
の表示データを得るために第５図（２）のＲＡＭアドレ
スに示すようにＲＡＭ２３０に表示ａ〜ｄのアドレスを
与えるとする。この表示データの読み出しからＲ，Ｇ、
Ｂ等の表示信号に変換するまでの１つのサイクルを表示
基本サイクルと呼び、第５図（２）の如く表示ａ−ｄの
期間と、ＣＰＵ１００のアクセス期間（以下、ＣＰＵ期
間と記す）とで構成されていると仮定する。
表示アドレス発生回路２１０では表示ａ−ｄの４つのア
ドレスを発生しており、カウンタ２１３の２ビツト出力
ＱＯ、Ｑｌが００．０１．１０゜１１（第５図（３）の
０．１，２．３に対応する）になると、それぞれの出力
に対応して表示アドレスａ−ｄがスイッチ２１１にて選
択される。表示タイミング発生回路２１２からのアドレ
ススイッチング信号（以下、アドレスＳＷ信号という。
ドレスを発生しており、カウンタ２１３の２ビツト出力
ＱＯ、Ｑｌが００．０１．１０゜１１（第５図（３）の
０．１，２．３に対応する）になると、それぞれの出力
に対応して表示アドレスａ−ｄがスイッチ２１１にて選
択される。表示タイミング発生回路２１２からのアドレ
ススイッチング信号（以下、アドレスＳＷ信号という。
第５図（４）参照）が“０′°の期間（ａｌｌち、表示
期間）にＪ３いては、スイッチ２２０を切り換えてスイ
ッチ２１１の出力（即ち、表示アドレスａ−ｄ）がＲＡ
Ｍ２３０に与えられる。
期間）にＪ３いては、スイッチ２２０を切り換えてスイ
ッチ２１１の出力（即ち、表示アドレスａ−ｄ）がＲＡ
Ｍ２３０に与えられる。
表示タイミング発生回路２１２からのアドレスＳＷ信号
（第５図（４）参照）が“１″の期間（即ち、ＣＰｔＪ
期間）には、スイッチ２２０を切り換えてＣＰＵ１００
のアドレスがＲＡＭ２３０に与えられる。このとき、ア
ドレスＳＷ信号はＣＰＵタイミング発生回路１１０にも
与えられ、ＣＰＵ１００から出力されるＲＡＭ２３０の
アクセス要求信号１４０によってＣＰＵタイミング発生
回路１１０はＣＰＵ期間にデータバッファ２４０のゲー
トをオンにするデータアクセス信号ＤΔＣＣを出力して
、ＣＰＵ １００のＲＡＭ２３０へのアクセスを可能に
する。なお、第５図（５）はカウンタ２１３のクリア信
号ＣＬである。
（第５図（４）参照）が“１″の期間（即ち、ＣＰｔＪ
期間）には、スイッチ２２０を切り換えてＣＰＵ１００
のアドレスがＲＡＭ２３０に与えられる。このとき、ア
ドレスＳＷ信号はＣＰＵタイミング発生回路１１０にも
与えられ、ＣＰＵ１００から出力されるＲＡＭ２３０の
アクセス要求信号１４０によってＣＰＵタイミング発生
回路１１０はＣＰＵ期間にデータバッファ２４０のゲー
トをオンにするデータアクセス信号ＤΔＣＣを出力して
、ＣＰＵ １００のＲＡＭ２３０へのアクセスを可能に
する。なお、第５図（５）はカウンタ２１３のクリア信
号ＣＬである。
ところで、上記の従来の装置では、表示基本サイクル内
のＣＰＵ期間が少ない場合、ＣＰＵ１００からのアクセ
ス要求があってもＣＰＵ期間になるまでＣＰＵのアクセ
ス動作を持つ必要があるため、ＣＰＵのアクセス効率が
低下するという問題があった。
のＣＰＵ期間が少ない場合、ＣＰＵ１００からのアクセ
ス要求があってもＣＰＵ期間になるまでＣＰＵのアクセ
ス動作を持つ必要があるため、ＣＰＵのアクセス効率が
低下するという問題があった。
（発明が解決しようとする課題）
上記の如く、従来は、表示基本サイクル内のＣＰＵ期間
が少ない場合に、ＣＰＵのアクセス効率が低下するとい
う問題点があった。
が少ない場合に、ＣＰＵのアクセス効率が低下するとい
う問題点があった。
そこで、本発明は上記の問題を除去するためのもので、
表示基本サイクル内のＣＰＵ期間が少ない場合でも、Ｃ
ＰＵのアクセス効率の低下を最少限に抑えることができ
る表示メモリ制御装置を提供することを目的とするもの
である。
表示基本サイクル内のＣＰＵ期間が少ない場合でも、Ｃ
ＰＵのアクセス効率の低下を最少限に抑えることができ
る表示メモリ制御装置を提供することを目的とするもの
である。
［発明の構成］
（課題を解決するための手段）
本発明は、ＣＰＵと、表示データを保持するメモリ手段
と、このメｔり手段から読み出しだ表示データを三原色
信号を含む表示信号に変換する表示デコーダと、表示信
号の表示を行う表示手段とを具備し、前記ＣＰＵからの
アクセス要求に対し、表示基本力イクル内の所定期間に
前記メモリ手段をアクセスし、表示を行う表示メモリ制
御装置において、前記ＣＰＵからのアクセス要求に対応
して、前記表示基本リイクル内で前記の所定のアクセス
期間（ＣＰＵ期間）を移動させる手段を設けたことを特
徴とするものである。
と、このメｔり手段から読み出しだ表示データを三原色
信号を含む表示信号に変換する表示デコーダと、表示信
号の表示を行う表示手段とを具備し、前記ＣＰＵからの
アクセス要求に対し、表示基本力イクル内の所定期間に
前記メモリ手段をアクセスし、表示を行う表示メモリ制
御装置において、前記ＣＰＵからのアクセス要求に対応
して、前記表示基本リイクル内で前記の所定のアクセス
期間（ＣＰＵ期間）を移動させる手段を設けたことを特
徴とするものである。
（作用〉
本発明によると、ＣＰＬＩからのアクヒス要求に対応し
て表示基本サイクル内でアクセス期間を移動することが
できるため、ＣＰＵのアクセス効率の低下を改善Ｊるこ
とがでさる。
て表示基本サイクル内でアクセス期間を移動することが
できるため、ＣＰＵのアクセス効率の低下を改善Ｊるこ
とがでさる。
（実施例）
以下、図面に示した実施例に基づいて本発明を説明する
。
。
第１図は本発明の一実施例の表示メモリ制御装置を示す
ブロック図である。この図において第４図と同一の構成
要素には同符号を（＝Ｊ してある。なお、以下の構成
で表示タイミング発生回路２１２゜カウンタ２１３．Ｃ
ＰＬＪタイミング発生回路１１０は第４図のものと異な
った機能を有しており、フリップフロップ２１４が新た
に追加された構成となっている。
ブロック図である。この図において第４図と同一の構成
要素には同符号を（＝Ｊ してある。なお、以下の構成
で表示タイミング発生回路２１２゜カウンタ２１３．Ｃ
ＰＬＪタイミング発生回路１１０は第４図のものと異な
った機能を有しており、フリップフロップ２１４が新た
に追加された構成となっている。
第１図において、符号１００はＣＰＵ、２００は表示メ
モリ制御部、３００はＣＲＴ等の表示手段であり、ＣＰ
ＬＪｌｏｏに接続したアドレスバス１２０はスイッチ２
２０の一方の入力端を介してＲＡＭ２３０に接続し、Ｃ
ＰＬＪ １００に接続したデータバス１３０はデータバ
ッファ２４０を介してＲＡＭ２３０及び表示デコーダ２
５０に接続している。表示アドレス発生回路２１０の表
示アドレスａ−ｄに対応したアドレスバスはスイッチ２
１１の各入力端を介してスイッチ２２０のもう一方の入
力端に接続している。一方、表示タイミング発生回路２
１２のクロック端子ＣＫは２ビツトカウンタ２１３のク
ロック端子ＣＫに接続し、また表示タイミング発生回路
２１２のクリア端子ＯＬはカウンタ２１３のクリア端子
ＣＬに接続する一方り形フリップフロップ２１４のプリ
セット端子Ｐ Ｒに接続している。カウンタ２１３の２
ビツト出力ＱＯ、Ｑｌはスイッチ２１１の切換制御に使
用される。フリップフロップ２１４のＤ入力端は基１Ｎ
！電位点に接続し、出力端ＱはＣＰＵタイミング発生回
路１１０のＣＰＵイネーブル端子（ＣＰＬＪＥＮ）に接
続しており、またＣＰＬＪタイミング発生回路１１０に
対してはＣＰＵ１００からアクセス要求信号１４０が供
給されるようになっている。そして、ＣＰＵタイミング
発生回路１１０のアドレスＳ量端子からはアドレスＳ衣
信号が出力され、スイッチ２２０の切換制御に使用され
る一方フリップフロップ２１／Ｉのクロック端子ＣＫ及
びカウンタ２１３のクロックイネーブル端子ＣＫＥに供
給される。また、ＣＰＵタイミング発生回路１１０のデ
ータアクセス端子ＤＡＣＣからはデータアクセス信号が
出力され、データバッファ２４０のゲートをオンＪるの
に使用される。
モリ制御部、３００はＣＲＴ等の表示手段であり、ＣＰ
ＬＪｌｏｏに接続したアドレスバス１２０はスイッチ２
２０の一方の入力端を介してＲＡＭ２３０に接続し、Ｃ
ＰＬＪ １００に接続したデータバス１３０はデータバ
ッファ２４０を介してＲＡＭ２３０及び表示デコーダ２
５０に接続している。表示アドレス発生回路２１０の表
示アドレスａ−ｄに対応したアドレスバスはスイッチ２
１１の各入力端を介してスイッチ２２０のもう一方の入
力端に接続している。一方、表示タイミング発生回路２
１２のクロック端子ＣＫは２ビツトカウンタ２１３のク
ロック端子ＣＫに接続し、また表示タイミング発生回路
２１２のクリア端子ＯＬはカウンタ２１３のクリア端子
ＣＬに接続する一方り形フリップフロップ２１４のプリ
セット端子Ｐ Ｒに接続している。カウンタ２１３の２
ビツト出力ＱＯ、Ｑｌはスイッチ２１１の切換制御に使
用される。フリップフロップ２１４のＤ入力端は基１Ｎ
！電位点に接続し、出力端ＱはＣＰＵタイミング発生回
路１１０のＣＰＵイネーブル端子（ＣＰＬＪＥＮ）に接
続しており、またＣＰＬＪタイミング発生回路１１０に
対してはＣＰＵ１００からアクセス要求信号１４０が供
給されるようになっている。そして、ＣＰＵタイミング
発生回路１１０のアドレスＳ量端子からはアドレスＳ衣
信号が出力され、スイッチ２２０の切換制御に使用され
る一方フリップフロップ２１／Ｉのクロック端子ＣＫ及
びカウンタ２１３のクロックイネーブル端子ＣＫＥに供
給される。また、ＣＰＵタイミング発生回路１１０のデ
ータアクセス端子ＤＡＣＣからはデータアクセス信号が
出力され、データバッファ２４０のゲートをオンＪるの
に使用される。
次に、上記装置の動作を第２図のタイミングチャートを
参照して説明づる。
参照して説明づる。
カウンタ２１３は、第２図（１）に示すように表示タイ
ミング発生回路２１２より発生するクロックＣＫの立上
りでカウントアツプされ、第２図に示す表示基本サイク
ルの最初のタイミングで“１ｎになるクリア信号ＣＬ（
第２図（５）参照）によって０″にクリアされる。また
、カウンタ２１３のクロックイネーブル端子ＣＫＥには
ＣＰＵタイミング発生回路１１０から出力されるアドレ
スＳ衣信号が供給され、アドレスＳ衣信号が“１″のと
きはカウンタ２１３のカウントアツプが停止するため、
第２図（３）の表示基本サイクル２のようにカウンタ２
１３の出力ＱＯ、Ｑｌが０．１．２゜２．３となる。
ミング発生回路２１２より発生するクロックＣＫの立上
りでカウントアツプされ、第２図に示す表示基本サイク
ルの最初のタイミングで“１ｎになるクリア信号ＣＬ（
第２図（５）参照）によって０″にクリアされる。また
、カウンタ２１３のクロックイネーブル端子ＣＫＥには
ＣＰＵタイミング発生回路１１０から出力されるアドレ
スＳ衣信号が供給され、アドレスＳ衣信号が“１″のと
きはカウンタ２１３のカウントアツプが停止するため、
第２図（３）の表示基本サイクル２のようにカウンタ２
１３の出力ＱＯ、Ｑｌが０．１．２゜２．３となる。
ＣＰＵ１００から出力されるＲＡＭ２３０のアクセス要
求信号１４０があって、ざらにＣＰｕイネーブル信号（
ＣＰＵＥＮ）が１″であるとき、第２図（４）に示づよ
うにＣＰＵタイミング発生回路１１０はアドレスＳ衣信
号を′１゛′にしてスイッチ２２０をＣＰＵ側に切り換
える。このとき、ざらにＣＰＵタイミング発生回路１１
０はデータアクセス信号ＤＡＣＣを出力してバッファ２
４０（７）グーｔ”ヲオ：ｚｋ：Ｉ、ＣＰＵ １００ｆ
７）ＲＡＭ２３０へのアクセスを可能にする。
求信号１４０があって、ざらにＣＰｕイネーブル信号（
ＣＰＵＥＮ）が１″であるとき、第２図（４）に示づよ
うにＣＰＵタイミング発生回路１１０はアドレスＳ衣信
号を′１゛′にしてスイッチ２２０をＣＰＵ側に切り換
える。このとき、ざらにＣＰＵタイミング発生回路１１
０はデータアクセス信号ＤＡＣＣを出力してバッファ２
４０（７）グーｔ”ヲオ：ｚｋ：Ｉ、ＣＰＵ １００ｆ
７）ＲＡＭ２３０へのアクセスを可能にする。
一方、Ｄ形フリップフロップ２１４は、ＣＰ Ｕタイミ
ング発生回路１１０からのアドレスＳ衣信号ＩＩ Ｉ
Ｉ＋の立下りをクロックＣＫとしてＪ３す、そのクロッ
クＣＫの加わったときのＤ端子への入力がＱ ＜’Ｍ子
の出力として現れる。従って、表示基本サイクル２にお
けるアドレスＳ衣信号“１”の立下りでは、Ｄ入力がＯ
″であるため、フリップフロップ２１４のＱ出力は“０
′°になる。また、表示タイミング発生回路２１２から
のクリア信号ＣＬがフリップフロップ２１４のプリセッ
ト端子ＰＲに入力されでいるため、クリア信ｑｃＬ＜第
２図（５）に示す“１″）が入力されたときノリツブ７
０ツブ２１４はプリセットされその出力Ｑはｔｉ １
ｕになる。そして、このフリップフロップ２１４の出力
Ｑが、第２図（６）に示づＣＰＵイネーブル信号（ＣＰ
ＬＩＥＮ）としてＣＰＵタイミング発生回路１１０に人
力される。
ング発生回路１１０からのアドレスＳ衣信号ＩＩ Ｉ
Ｉ＋の立下りをクロックＣＫとしてＪ３す、そのクロッ
クＣＫの加わったときのＤ端子への入力がＱ ＜’Ｍ子
の出力として現れる。従って、表示基本サイクル２にお
けるアドレスＳ衣信号“１”の立下りでは、Ｄ入力がＯ
″であるため、フリップフロップ２１４のＱ出力は“０
′°になる。また、表示タイミング発生回路２１２から
のクリア信号ＣＬがフリップフロップ２１４のプリセッ
ト端子ＰＲに入力されでいるため、クリア信ｑｃＬ＜第
２図（５）に示す“１″）が入力されたときノリツブ７
０ツブ２１４はプリセットされその出力Ｑはｔｉ １
ｕになる。そして、このフリップフロップ２１４の出力
Ｑが、第２図（６）に示づＣＰＵイネーブル信号（ＣＰ
ＬＩＥＮ）としてＣＰＵタイミング発生回路１１０に人
力される。
以上の結果、ＲＡＭ２３０に供給されるアドレスは第２
図（２）に示すようになり、表示基本サイクル内に表示
アドレスａ−ｄの期間とｃｐｕ ｉ 。
図（２）に示すようになり、表示基本サイクル内に表示
アドレスａ−ｄの期間とｃｐｕ ｉ 。
Ｏからのアドレス期間（ＣＰＬＪ期間）があり、しかも
ＣＰＵ １００のア・クセス要求に対応して発生される
アドレスＳＷ信号“１″によってＣＰＵ期間が設定され
ることになる。
ＣＰＵ １００のア・クセス要求に対応して発生される
アドレスＳＷ信号“１″によってＣＰＵ期間が設定され
ることになる。
なお、ＣＰＵタイミング発生回路１１０では、ＣＰｔＪ
ｌｏｏからのアクセス要求信＠１４０がありかつＣＰＵ
イネーブル信号（ＣＰＬＪＥＮ）が１′のとぎのみアド
レスＳＷ信号を１゛′にＪるため、同一表示基本サイク
ル内ではＣＰＵ期間は１回限りとなる。
ｌｏｏからのアクセス要求信＠１４０がありかつＣＰＵ
イネーブル信号（ＣＰＬＪＥＮ）が１′のとぎのみアド
レスＳＷ信号を１゛′にＪるため、同一表示基本サイク
ル内ではＣＰＵ期間は１回限りとなる。
第３図（ａ）〜（ｅ）はＣＰＵ期間に応じて表示ａ〜ｄ
の期間が移動覆る様子を示したものである。
の期間が移動覆る様子を示したものである。
上述したようにアドレスＳＷ信号はカウンタ２１３のク
ロックイネーブル端子ＣＫＥに入力されているため、Ｃ
ＰＵ期間があるとカウンタ２１３のカウントアツプが停
止してカウンタ２１３の出力ＱＯ、Ｑｌが第３図（ａ）
〜（ｅ）ノヨウニナルタメ、表示基本サイクル内で表示
ａ−ｄがＣＰＵ期間の位置に対応して移動づることにな
る。、なお、第３図では、表示タイミング発生回路２１
２から出力されるクロックＣＫ及びクリア信ｊ３０ Ｌ
は省略しである。
ロックイネーブル端子ＣＫＥに入力されているため、Ｃ
ＰＵ期間があるとカウンタ２１３のカウントアツプが停
止してカウンタ２１３の出力ＱＯ、Ｑｌが第３図（ａ）
〜（ｅ）ノヨウニナルタメ、表示基本サイクル内で表示
ａ−ｄがＣＰＵ期間の位置に対応して移動づることにな
る。、なお、第３図では、表示タイミング発生回路２１
２から出力されるクロックＣＫ及びクリア信ｊ３０ Ｌ
は省略しである。
尚、上記実施例では、表示基本サイクル内にお【プる表
示期間を４つの表示データの期間で構成しているが、本
発明ではこの表示期間の構成及び、表示期間とＣＰＩＪ
朋間の構成は上記の実施例に限定されるものではない。
示期間を４つの表示データの期間で構成しているが、本
発明ではこの表示期間の構成及び、表示期間とＣＰＩＪ
朋間の構成は上記の実施例に限定されるものではない。
また、ＣＰＵからのアクセス要求に対応して表示基本サ
イクル内でＣＰＵ期間を移動させる手段についても、第
１図の実施例に限定されるものではない。
イクル内でＣＰＵ期間を移動させる手段についても、第
１図の実施例に限定されるものではない。
［発明の効果］
以上述べたように本発明によれば、ＣＰＵからのアクセ
ス要求があった場合、それに対応してＣＰＵ期間を移動
できるため、表示草木サイクル内のＣＰＵ期間が少ない
場合でも、ＣＰＵのアクセス動作を待たせることがなく
、ＣＰＵのアクセス効率を低下させることがない。
ス要求があった場合、それに対応してＣＰＵ期間を移動
できるため、表示草木サイクル内のＣＰＵ期間が少ない
場合でも、ＣＰＵのアクセス動作を待たせることがなく
、ＣＰＵのアクセス効率を低下させることがない。
第１図は本発明の一実施例の表示メモリ制６１１装置を
示すブロック図、第２図及び第３図は第１図の動作を説
明するタイミングチャート、第４図は従来の表示メモリ
制御装置を示すブロック図、第５図は第４図の動作を説
明するタイミングチャートである。 １００・・・ｃｐｕ。 １１０・・・ＣＰｔＪタイミング発生回路、１２０・・
・アドレスバス、１３０・・・データバス、１４０・・
・アクセス要求信号、 ２００・・・表示メモリ制御部、 ２１０・・・表示アドレス発生回路、 ２１１．２２０・・・スイッチ、 ２１３・・・２ビツトカウンタ、 ２１４・・・Ｄ形フリップ７０ツブ、 ２３０・・・ＲＡＭ、２４０・・・バッファ、２５０・
・・表示デコーダ、３００・・・表示手段。 −クツ 表示Ｘ＄ Ｑｏ、Ｑ＋ Ｑｏ、Ｑ＋ （ａ） （ｂ） （Ｃ） （ｄ） ！Ｊ３図
示すブロック図、第２図及び第３図は第１図の動作を説
明するタイミングチャート、第４図は従来の表示メモリ
制御装置を示すブロック図、第５図は第４図の動作を説
明するタイミングチャートである。 １００・・・ｃｐｕ。 １１０・・・ＣＰｔＪタイミング発生回路、１２０・・
・アドレスバス、１３０・・・データバス、１４０・・
・アクセス要求信号、 ２００・・・表示メモリ制御部、 ２１０・・・表示アドレス発生回路、 ２１１．２２０・・・スイッチ、 ２１３・・・２ビツトカウンタ、 ２１４・・・Ｄ形フリップ７０ツブ、 ２３０・・・ＲＡＭ、２４０・・・バッファ、２５０・
・・表示デコーダ、３００・・・表示手段。 −クツ 表示Ｘ＄ Ｑｏ、Ｑ＋ Ｑｏ、Ｑ＋ （ａ） （ｂ） （Ｃ） （ｄ） ！Ｊ３図
Claims (1)
- 【特許請求の範囲】 中央処理装置と、表示データを保持するメモリ手段と、
このメモリ手段から読み出した表示データを三原色信号
を含む表示信号に変換する表示デコーダと、表示信号の
表示を行う表示手段とを具備し、前記中央処理装置から
のアクセス要求に対し、表示基本サイクル内の所定期間
に前記メモリ手段をアクセスし、表示を行う表示メモリ
制御装置において、 前記中央処理装置からのアクセス要求に対応して、前記
表示基本サイクル内で前記の所定のアクセス期間を移動
させる手段を設けたことを特徴とする表示メモリ制御装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300090A JPH02146088A (ja) | 1988-11-28 | 1988-11-28 | 表示メモリ制御装置 |
| EP19890312312 EP0371742A3 (en) | 1988-11-28 | 1989-11-28 | Image memory control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63300090A JPH02146088A (ja) | 1988-11-28 | 1988-11-28 | 表示メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02146088A true JPH02146088A (ja) | 1990-06-05 |
Family
ID=17880588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63300090A Pending JPH02146088A (ja) | 1988-11-28 | 1988-11-28 | 表示メモリ制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0371742A3 (ja) |
| JP (1) | JPH02146088A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834836B2 (ja) * | 1975-12-29 | 1983-07-29 | 株式会社日立製作所 | デ−タヒヨウジセイギヨホウシキ |
| JPS60113395A (ja) * | 1983-11-25 | 1985-06-19 | Hitachi Ltd | メモリ制御回路 |
| JPS6242228A (ja) * | 1985-08-19 | 1987-02-24 | Nec Corp | 表示情報処理システム |
| KR900005188B1 (ko) * | 1986-07-25 | 1990-07-20 | 후지쓰 가부시끼가이샤 | Crt 콘트롤러 |
-
1988
- 1988-11-28 JP JP63300090A patent/JPH02146088A/ja active Pending
-
1989
- 1989-11-28 EP EP19890312312 patent/EP0371742A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0371742A2 (en) | 1990-06-06 |
| EP0371742A3 (en) | 1991-08-14 |
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