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JPH02133943A - 高集積回路及びその製造方法 - Google Patents

高集積回路及びその製造方法

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Publication number
JPH02133943A
JPH02133943A JP1190373A JP19037389A JPH02133943A JP H02133943 A JPH02133943 A JP H02133943A JP 1190373 A JP1190373 A JP 1190373A JP 19037389 A JP19037389 A JP 19037389A JP H02133943 A JPH02133943 A JP H02133943A
Authority
JP
Japan
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substrate
connection
area
chip
edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1190373A
Other languages
English (en)
Inventor
Karl-Peter Ackermann
カルル　ペーター　アッケルマン
Gianni Berner
ギアンニ　ベルナー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rheinmetall Air Defence AG
Original Assignee
Oerlikon Contraves AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oerlikon Contraves AG filed Critical Oerlikon Contraves AG
Publication of JPH02133943A publication Critical patent/JPH02133943A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロエレクトロニクスの分野に関する。
より詳しくは、本発明は、 （ａ）　　チップ領域と第１のグリッド間隔で配置され
た複数のチップ接続とを備えた平形半導体チップ； ｆｂｌ　　上面と下面、及びチップ領域より大きい基板
領域を備えた平形基板； ｆｃ）　　基板の上面に位置し、半導体チップが配置さ
れるマ・ンント令■域； （ｄｉ　　、１　＋ｉが全ての辺で突出し、基板エツジ
が半導体チップを越えて延びていること； ｆｅｌ　　ｉ板の上面に、前記第１のグリッド間隔と実
質上等しいグリッド間隔を持つ第１の接続領域が設けら
れていること；及び （ｆ）　　チップ接続が第１の接続領域と導電接続され
ていること を備えた特にマルチチップモジュール用の高集積回路に
関する。
本発明はまた、基板の上面上で、導体路が第１接続領域
から始まって基板のエツジへと延び：さらに基板のエツ
ジに、導体路によって第１の接続領域に接続された第２
の接続領域が設けられたような高集積回路の製造方法に
関する。
さらに本発明は、基板のマウント領域内に、基板の上面
を下面に導電接続すると共に、該下面にハンプの形の接
点領域を有する貫通メタライズされた貫通孔が設けられ
ており；貫通孔が前記第１のグリッド間隔より大幅に大
きいグリッド間隔で配置されており；さらに少なくとも
基板の上面上の導体路が第１の接続領域から始まって貫
通孔へと延びているような高集積回路の製造方法に関す
る。
（従来の技術） マイクロエレクトロニクスにおける引き続く小型化と集
積化は、ますます複雑化している高集積ＶＬＳＩ（超大
規模集積）回路で例証されている。
複雑さが増大するサブミクロンレンジへのさらなる発展
は同時に、数百万のトランジスタ機能及び１２ｍ＋＊Ｘ
１２ｍｍより大きいＳｉチップ領域を備えた集積回路（
（ｃ）をもたらす。これによって、ＩＣ後との接続数は
飛躍的に増加するムーブ（Ｍｏｏｒｅ）の法則）。
こうした発展の結果、特にそのようなＩＣ用のハウジン
グ技術において、すなわちチップが挿入される際に問題
が生じている。例えば、ＤＩＰ、５Ｏ１ＰＬＣＣ，ＬＣ
ＣＣ，ＰＧＡなど現在周知で、使われているハウジング
（この点に関しては：ＩＥｌｅｃｔｒｏｎｉｃｓ、　Ｎ
ｏｖｅｍｂｅｒ　１１　（１９８５）、　ｐ、　２６　
３１参照）は、ＩＣ毎に約２００以上の接続数では急激
に大きくなり、従って非経済的で信頼性が失われるばか
りか、ＩＣとの間での電気信号の遅延時間も増してしま
う。
その理由は、ハウジングの接続に最小の間隔が必要とさ
れ、担持基板（回路板またはセラミック基板）とのはん
だ接続を可能とするため、その間隔を約０．５　Ｉｌｌ
にしなければならない点にある。従って、接続数が２０
０の場合、ハウジングエツジの長さは２５１以上となり
、チップのアクティブ領域対ハウジングの必要領域の比
が非常に低くなる。
この問題に対処する一つの可能な方法は、（ハウジング
を含まない）裸の■ｃチップを大面積の担持基板上にマ
ウントすることで、例えばフリップチップやワイヤボン
ディングによってＩＣから基板への電気接続を実現でき
る。
この場合には、幾つかのＩＣを担持基（反上にマウント
し、それらを非常に小さいスペース内で電気接続するの
が有利である。その結果、いわゆるマルチチップモジュ
ール（ＭＣＭ）またはマルチチップパッケージ（ＭＣＰ
）が得られる。これによって、接続数が２００以上のＩ
Ｃについても、スペースを大幅に節約でき、非常に信頼
できるマウントが達成される。
しかし、上記のハウジング及びマウント技術にも問題が
ある；つまり裸のＩＣはマウント前にりＪ的試験を１０
０％行えず、バーンイン（動作寿命）試験も行えない。
特に、最新ＩＣのユーザはこれらのＩＣを用いると、低
い歩留りを受は入れることを余儀なくされることが多い
。しかしながら、ＩＣでの低い歩留りはＭＣＭの歩留り
にひどく大きい影響を及ぼす。つまり例えば、各々歩留
り９０％の５個のＩＣがマウントされる場合、ＭＣＭ全
体の歩留りは６０％以下の値に低下する。しかし、この
ようなＭＣＭ上の欠陥ＩＣを取り替えるのは制限された
範囲でだけ可能であり、いずれの場合にも非常に複雑で
高価につく。
ＩＣのハウジング問題に対する別の可能な解決策は、テ
ープ自動化ボンディング（Ｔ　Ａ　Ｂ　）である。フィ
ルム担持体上へのこの特殊なハウジング及びボンディン
グ技術は、実装前にＩＣを完全に試験するのを可能とす
る（この点については：Ｅｌｅｃｔｒｏｎｉｃ　Ｐａｃ
ｋａｇｉｎｇ　＄　Ｐｒｏｄｕｃｔｉｏｎ、　Ｄｅｃｅ
ｍｂｅｒ。
１９８４、ｐ、３４−３９参照）。
しかしながら、ＴＡＢ技術でも、例えば次のような幾つ
か重大な欠点を有する： 必要な全面積が、ＳＬチップのアクティブ領域よりもは
るかに大きい： ウェハ上でＩＣに特別の処理（ウェハ作製時におけるＩ
Ｃ接続上へのいわゆるバンプの形成）を追加して施さな
ければならない；マウントの特別の高価な工具が必要で
ある；及び 一特別の使用機械に対して、試験及び取扱を行わねばな
らない。
このためＴＡＢは、例えば大きい数または非常に低い設
計高さが必要であるような選ばれた用途にだけ適する。
（発明が解決しようとする課題） 従って、この発明の一つの目的は、マウン］・前に完全
に動的試験を行え、必要なスペースがチップのアクティ
ブ領域と比べてわずかしか大きくなく、さらに特別の工
具及び機械を必要とせずに製造及びマウント可能な新規
の高集積回路を提供し、またその製造方法を開示するこ
とにある。
（課題を解決するための手段） 上記目的は、基板エツジがわずか数１１のエツジ幅を有
し、さらに半導体チップを試験するための接続が基板エ
ツジの外側に設けられている冒頭に述べたような高集積
回路によって達成される。
好ましくは、２ｍｍより小さいエツジ幅が選ばれる。
かかるエツジ幅は充分に大きいグリッド間隔を持つ試験
接続を充分に受は入れられないので、本発明では試験接
続が基板エツジの外側に配置される。
発明の第１の好ましい実施例においては、（ａ）　　基
板の上面上で、導体路が第１の接続領域から始まって基
板のエツジへと延び；さらに（ｂ）　　基板のエツジに
、導体路によって第１の接続領域に接続された第２の接
続領域が設けられる。
この構成では、試験接続が最終回路上に全く存在せず、
製造の中間段階でのみ存在する。
このような回路の本発明による方法は、下記の各工程： （ａ）　　基板領域よりもはるかに大きい領域を持ち、
該領域の中心に位置するマウント領域を備えたその後の
基板を含む基板プレートに対して、基板領域の内側に第
１の接続領域、及び基板領域の外側に大幅に大きいグリ
ッド間隔を持つテスト接続、さらに第１の接続領域をテ
スト接続にに接続する導体路が設けられる工程； ［ｂｌ　　半導体チップがマウント領域内で基板プレー
トに固着される工程； （ｃ１チップ接続が第１の接続領域に導電接続される工
程； （ｄｌ　　半導体チップの機能がテスト接続を介して完
全に試験される工程；及び ＋ｅ＋　　基板が基板プレートから分離され、導体路が
基板のエツジで分断される工程； によって与えられる。
発明の第２の好ましい実施例においては、ｔａ）　　ｉ
板のマウント領域内に、基板の上面を下面に導電接続す
ると共に、該下面にバンプの形の接点領域を有する貫通
メタライズされた貫通孔が設けられており； ｔｂ＋　　貫通孔が前記第１のグリッド間隔より大幅に
大きいグリッド間隔で配置されており：さらに（ｃ１少
なくとも基板の上面上の導体路が第１の接統領域から始
まって貫通孔へと延びている。
この実施例では、貫通孔箇所の下面上のバンプがそれら
の比較的大きいグリッド間隔によって、回路の試験と接
続両方に使われる。
このような回路の本発明による方法は、下記の工程二 ｆａｔ　　貫通孔が基板のマウント領域内に形成される
工程： （ｂｌ　　基板に、第１の接続領域と、該第１の接続領
域を貫通孔に接続する導体路とが施される工程；（ｃ）
　　貫通孔が貫通メタライズされると共に、下面の貫通
孔箇所にバンプが設けられる工程；（ｄ）　　半導体チ
ップがマウント領域内で基板に固着される工程； （ｅ）千ノブ接続が第１の接続領域に導電接続される工
程：及び （ｒ）　　半導体チップの機能がバンプを介して完全に
試験される工程； によって与えられる。
上記以外の実施例は、特許請求の範囲に記載されている
。
つまり本発明は、多数の接続を有する複雑なＩＣでも使
える新規なハウジング及びマウント概念によって、前記
の問題を解消する。この概念は、そのような複数のＩＣ
の回路板へのマウント、すなわちマルチチップモジュー
ルにも特に適する。
本発明の注目すべき利点は下記の通りである：マウント
（バーンイン試験を含む）の前に、ＩＣを完全に動的試
験可能であるニ ー必要なスペースがＳｉチップ自体よりわずかに大きい
だけである；及び −ＩＣの製造中、特別な工具や機械（ワイヤボンダーを
除く）及び特別の製造工程は全く必要ない。
本発明とそれに付随する多くの利点のより完全な理解は
、添付の図面に基づく以下の詳細な説明を参照すること
によって明瞭になるにつれ容易に得られるであろう。
（実施例） ここで図面を参照すると、第１図は従来技術による高度
に複雑なＩＣ用のハウジング構成を示している。尚各図
面を通じ、同じ参照番号は同等または対応した部分を示
す。このＩＣは、頂部セラミックプレート１ａと底部セ
ラミックブレオート１ｂとで実質的に構成されたハウジ
ングｌを備え−ｒいる（図中内部の接続が見えるように
、頂部セラミックプレート１ａは部分的に省略しである
）。
底部セラミックプレートＩｂ上のプレート領域ノ中心に
、半導体チップ８　（能動（ｃ）用のマウント領域が設
けられる。ハウジング１のエツジに、例えば（＋／２０
インチつまり５０ミルに対応した）１．２７ｍｍである
規格化グリッド間隔で周囲接続接点３が配置されている
。この比較的大きいグリッド間隔ａは、構成ＩＣの実装
時に、接続接点の正しいはんだ付けを保証するために必
要である。
底部セラミックプレートＩｂ上には、導体路４が接続接
点３からマウント領域２へと延び、そこでマウント領域
２の周囲に沿ってグリッド間隔すで配置された小さい第
１の接続領域１９に続いて終っている。グリッド間隔す
はグリッド間隔ａよりはるかに小さく、見やすくするた
め第１図には示していない半導体チップ８のチップ接続
（第２Ｂ図の２２）のグリッド間隔とほぼ対応している
。
チップ接続と第１の接続領域１９は通常、（同しく示し
てない）ワイヤボンディングによって相互に導電接続さ
れている。
回路全体は、実装前に接続接点３を介して動的に完全に
試験可能である。しかしこの利点は、ハウジング１に必
要なスペースが半導体子ツブ８で決まる面積よりもはる
かに大きいという犠牲を払って達成されている。
完全な動的テストの可能性及び必要スペースの大幅減少
の両方を同時に実現するため、本発明では第２Ａ−Ｆ図
に示した好ましい実施例において下記の手法を採用する
； まず、比較的大きい面積の基板プレート６が使われる（
第２Ａ図）。基板プレート６は、例えば通常の絶縁セラ
ミック（Ａ　１２０３など）、絶縁領域層で被覆された
シリコン、ま゛たはガラスからなり、例えばＩｃ用の接
続数が２２４とすれば、１インチ×１インチの面積を有
する。
基板プレート６内に、基板プレート６の領域より大幅に
小さく、チップ領域Ｆ２を持つ半導体チップ８よりわず
かにだけ大きい（全ての辺で約１２■朧）基板領域Ｆ１
を持つ基板１７　（第２Ａ図に斜線で示しである）が含
まれている。基板領域Ｆ１は基板プレート６内で分離線
７によって画成されており、後に（試験後）基板１７が
分離線７に沿って基板プレート６から分離される。
基板プレート６には、片側で第１の接続領域１９に通じ
、他側で試験接続５に通じた導体路４が施されている。
この構成では、第１の接続領域１９がマウント領域２の
周囲に沿って基板領域Ｆｌ内に位置し、試験接続５は基
板プレート６のエツジで基板領域Ｆ１の外側に位置する
。
第１の接続領域１９が従来例と同じくチップ接続のグリ
ッド間隔にほぼ対応したグリッド間隔ｄを有する一方、
試験接続５は例えば１．２７　ｍｍのグリッド間隔Ｃで
設計され、この状態で通常の試験装置によって完全に試
験可能とされている。
第１の接続領域１９、導体路４及び試験接続５は、特に
Ｃｕ、　Ｎｉ及びＡｕなど複数の金属層の化学蒸着によ
って基板プレート６に施されるのが好ましい（見やすく
するため第２Ａ図には１つのプレート辺についてだけ示
しである）。
このようにして基板プレート６に配線パターンが設けら
れた後、半導体チップ８が基板プレート６上でマウント
領域２内に固着され、チップ接続２２が第１の接続領域
１９に導体接続される（第２Ｂ図）。
第２Ｂ図の断面図では、接続のためにワイヤボンディン
グの技術が使われており、第１の接続領域１９とチップ
接続２２にボンドされた接続ワイヤ９が使用されている
。
上記に替わる“フリップチップ”の名前で知られる別の
接続方式が、第４図に示しである。この構成では、第１
の接続領域１９がマウント領域２内のチップ接続２２と
鏡像の関係で配置されており、半導体チ・、プ８が第１
の接Ｖｔ領域１９に対して逆に直接はんだ付けされる。
半導体チップ８の基板プレート６に対する機械的及び電
気的マウントが完了した後、特に後の基板１７のエツジ
における導体路４が接続目的のため自由な状態のままと
なるような方法で、半導体チップ８は保護のためシーリ
ングコンパウンド１１　（例えばエポキシまたはシリコ
ーンコンパウンド）によって被覆される（第２Ｃ図）。
これに対応するシーリングコンパウンド１１の制限は第
２Ｃ図の例において、鋳込み型の一種として機能する対
応した大きいフレーム１０によって達成される。
ここで鋳込みは、半導体チップ８、特に接続ワイヤ９を
保護する役割を果たしている。第４図に示した替わりの
フリップチップ接続方式の例では、シーリングコンパウ
ンド１１を用いる必要がない。
次いで、このように保護された回路が、試験ホルダー１
３に取り付けられた対応するグリ・７ド間隔の試験ニー
ドル１２を有する通常の試験装置で動的に完全に試験さ
れ（第２Ｄ図）、必要ならバーンイン試験に付される。
動的試験（及びバーンイン試験）が首尾よく完了した後
、コンパウンドの鋳込まれた半導体チ、。
プ８と基板１７のエツジで自由な状態にある導体路４が
、分離線７に沿って基板プレート６から分離される。基
板プレート６はセラミックまたはガラスで形成されてい
るので、この分離作業は刻み目を入れた後、破断するこ
とによって行える。しかし、裁断または切断作業も同様
に考えられる。
これによって、導体路４は基板１７のエツジで分断され
る。
この結果、第２ＥＦａ１図に断面図及び第２Ｅ（ｂ）図
に平面図で示したような高集積回路が得られる。
ここで、基板１７は全ての辺に沿って突出し、わずか数
鰭のエツジ幅Ｂを持つ基板エッジ２３半導体チップ８を
越えて延びていると共に、回路を試験するための接続は
基板のエツジにもはや存在しない。
完成し、完全に試験された回路はその後、例えばマルチ
チップモジュールへと実装可能であり、大きい回路板１
６上に固着された回路がワイヤボンディング方式により
、接続ワイヤ１４によって回路板１６上の導体路１５へ
と電気接続される（第２Ｆ図）。この構成では、ＩＣ側
において、導体路４の端部でわずか数１００μｍの長さ
が自由な状態となるように配置された第２の接続領域１
９′に対して接続がなされる。
上記したものと同様に有効な“失われた”試験接続の原
理に基づく別の解決策を、第３Ａ−Ｆ図に示した実施例
を参照して次に説明する。
この構成では、試験に使われるのと同じ接続が、Ｉｃを
大きい回路板へ接続する役割も果たす。この場合にも、
それらの接続は基板エツジの外側であって、より詳しく
は半導体チップ真下のマウント領域の内側に位置する。
この場合には大きい基板プレートから出発せず、最終サ
イズの基板１７そのままから出発する。複数の貫通孔１
８が、基板プレート６と同じ材料で形成可能な基板１７
のマウント領域２内に、チップ接続のグリッド間隔より
も大幅に太きく１．２７１ｍであるのが好ましいグリッ
ド間隔ｅで形成される（第３Ａ図）。基板１７の上面か
らその下面へと延びた貫通孔１８は、その後上面と下面
間の導電接続のために使われる。貫通孔は例えば、セラ
ミック基板にレーザに作製できる。
孔あき基板１７に（例えば前述した方法によって）、第
１の接続領域１９と、該第１の接続領域１９を貫通孔１
８に接続する導体路２０とが施される（第３Ｂ図）。こ
こで導体路２０は、基板１７の上面と下面の両方に配置
できる。第１の接続領域１９は、同じくチップ接続のグ
リッド間隔とほぼ等しいグリッド間隔ｆを有する。
これに追加して、あるいは導体及び接続構造を施すのと
同時に、貫通孔１８はそれらを貫いてメタライズされる
と共に、基板１７の下面箇所に（好ましくは電気化学蒸
着によって）、いわゆるハンプ２１の形の接点領域が設
けられる。この結果、第３Ｃ図の断面図に示すような基
板が得られる。但しこの図では、図面を簡単にするため
導体路２０は描かれていない。
次いで、半導体チップ８がこのように作成された基板１
７上に固着され、基板１７に電気接続される。この電気
接続も、ワイヤボンディング（第３Ｄ図：チノプ接続２
２から第１の接続領域１９への接続ワイヤ９）またはフ
リップチップマウント（第５図）によって行われる。
尚ここで、フリノプチソブマウンｌ−（第４．５図）を
用いた場合、その後の工程は、コンパウンドの鋳込みが
省かれる点を除き、ワイヤボンディング法について示し
た工程とほぼ同しであることを述べておく。
機械的及び電気的にマウントされた半導体チップ８は次
いで、シーリングコンパウンド川ｌで鋳込まれ（第３Ｅ
図）、これによって基板エツジ２３も完全に被覆される
。ＩＣの電気接続は、基＋Ｎ１７下面のハンプ２１を介
して行われるからである。
第３Ｅ図番こ示した鋳込みの後の状態で、ＩＣは動的に
完全に試験され（テスターの試験ニードルが基板１７の
下面からバンプ２１に接触される）、最後に回路板１６
１へフリップチップマウントによって固着可能である（
第３Ｆ図二回路板１６上に存在する導体路は図に示して
いない）。
両実施例に示したように、本発明は、一方において最終
マウント前に完全な動的試験とバーンアップ試験を可能
にし、他方においてアクティブなＳｉチップよりも著し
く大きいスペースを取らない高集積回路が得られるよう
にする。
もちろん、本発明の数多くの変更及び変形が上記の教示
に照らして可能である。このため、特許請求の範囲内に
おいて、本発明は前述した以外の態様でも実施し得るこ
とが理解されるべきである。
【図面の簡単な説明】
第１図は高度に′４Ｍ雑なＩＣ用の周知なハウジング構
成を示す；第２Ａ−Ｆ図は本発明の第１の好ましい実施
例による高集積回路の製造及びマウントにおける各工程
を示す：第３Ａ−Ｆ図は本発明の第２の好ましい実施例
による高集積回路の製造及びマウントにおける各工程を
示す；第４図は第２Ｂ図に示した高集積回路へめ別の種
類の接続（フリップチップ）を示す；第５図は第３Ｄ図
に示した高集積回路への別の種類の接続（フリ・ノブチ
ップ）を示す。 ｌ・・・ハウジング、１ａ・・・頂部セラミックプレー
ト、１ｂ・・・底部セラミックプレート、２・・・マウ
ント領域、３・・・接続接点、４・・・導体路（基板）
、５・・・試験接続、６・・・基板プレート、７・・・
分ｌ１ｌｖＡ、８・・・半導体チップ、９・・・接続ワ
イヤ（チップ−基板）、１０・・・フレーム、１１・・
・シーリングコンパウンド、１２・・・試験ニードル、
１３・・・試験ホルダー　１４・・・接続ワイヤ（基板
−回路板）、１５・・・導体路（回路）、１６・・・回
路板、１７・・・基板、１８・・・貫通孔、１９・・・
第１の接続領域、１９′・・・第２の接続領域、２０・
・・導体路（基板）、２１・・・バンプ、２２・・・チ
ップ接続、２３・・・基板エツジ、ａ−ｆ・・・グリッ
ド間隔、Ｂ・・・エツジ、Ｆｌ・・・基板領域、Ｆ２・
・・チップ領域。 ＦＩＧ、３Ａ ＦＩＧ、３Ｂ ＦＩＧ、３Ｆ 手 続 補 正 書（方式） ％式％ １、事件の表示 平成Ｉ年特許願第１９（１３７３号 ２、発明の名称 高集積回路及びその製造方法 ３、ｍ正をする者 事件との関係

Claims (1)

  1. 【特許請求の範囲】 （１）（ａ）チップ領域（Ｆ２）と第１のグリッド間隔
    で配置された複数のチップ接続（２２）とを備えた平形
    半導体チップ（８）； （ｂ）上面と下面、及びチップ領域（Ｆ２）よりも大き
    い基板領域（Ｆ１）を備えた平形基板（１７）； （ｃ）基板（１７）の上面に位置し、半導体チップ（８
    ）が配置されるマウント領域（２）；（ｄ）基板（１７
    ）が全ての辺（９）で突出し、基板エッジ（２３）が半
    導体チップ（８）を越えて延びていること； （ｅ）基板（１７）の上面に、前記第１のグリッド間隔
    と実質上等しいグリッド間隔（ｄ）を持つ第１の接続領
    域（１９）が設けられていること； （ｆ）チップ接続（２２）が第１の接続領域（１９）と
    導電接続されていること；そして（ｇ）基板エッジ（２
    ３）がわずか数ｍｍのエッジ幅（Ｂ）を有するとともに
    ； （ｈ）半導体チップ（８）を試験するための接続が基板
    エッジ（２３）の外側に設けられていること から成る高集積回路。 （２）エッジ幅（Ｂ）が２ｍｍよりも小さい請求項（１
    ）記載の高集積回路。 （３）（ａ）基板（１７）の上面上で、導体路（４）が
    第１の接続領域（１９）から始まって基板 （１７）のエッジへと伸び；さらに （ｂ）基板（１７）のエッジに、導体路（４）によって
    第１の接続領域（１９）に接続された第２の接続領域（
    １９′）が設けられた 請求項（２）記載の高集積回路。 （４）（ａ）基板（１７）のマウント領域（２）内に、
    基板（１７）の上面を下面に導電接続すると共に、該下
    面にバンプ（２１）の形の接点領域を有する貫通メタラ
    イズされた貫通孔 （１８）が設けられており； （ｂ）貫通孔（１８）が前記第１のグリッド間隔より大
    幅に大きいグリッド間隔（ｅ）で配置されており；さら
    に （ｃ）少なくとも基板（１７）の上面上の導体路（２０
    ）が第１の接続領域（１９）から始まって貫通孔（１８
    ）へと延びている 請求項（２）記載の高集積回路。 （５）第１の接続領域（１９）が接続ワイヤ（９）によ
    ってチップ接続（２２）に接続され、半導体チップ（８
    ）がシーリングコンパウンド （１１）によって被覆されている請求項（３）及び（４
    ）のいずれか一項記載の高集積回路。 （６）第１の接続領域（１９）がチップ接続（２２）に
    対して鏡像の関係で配置され、チップ接続（２２）に直
    接はんだ付けされている請求項（３）及び（４）のいず
    れか一項記載の高集積回路。 （７）（ａ）基板領域（Ｆ１）よりもはるかに大きい領
    域を持ち、該領域の中心に位置するマウント領域（２）
    を備えたその後の基板（１７）を含む基板プレート（６
    ）に対して、基板領域（Ｆ１）の内側に第１の接続領域
    （１９）、及び基板領域（Ｆ１）の外側に大幅に大きい
    グリッド間隔（ｃ）を持つテスト接続（５）、さらに第
    １の接続領域（１９）をテスト接続（５）に接続する導
    体路（４）が設けられる工程； （ｂ）半導体チップ（８）がマウント領域（２９）内で
    基板プレート（６）に固着される工程；（ｃ）チップ接
    続（２２）が第１の接続領域（１９）に導電接続される
    工程； （ｄ）半導体チップ（８）の機能がテスト接続（５）を
    介して完全に試験される工程；及び（ｅ）基板（１７）
    が基板プレート（６）から分離され、導体路（４）が基
    板（１７）のエッジで分断される工程 から成る高集積回路の製造方法。 （８）（ａ）絶縁性セラミックまたは絶縁層を備えたシ
    リコンで形成された基板プレート（６）が使われ； （ｂ）貫通孔（１８）がレーザで作成され：（ｃ）第１
    の接続領域（１９）、導体路（４）及び試験接続（５）
    が、特にＣｕ、Ｎｉ及びＡｕなど複数の金属層の化学蒸
    着によって施され；さらに （ｄ）基板（１７）を基板プレート（６）から分離する
    ため、基板プレート（６）が分離線 （７）に沿って刻み目を入れられた後破断される 請求項（７）記載の方法。 （９）（ａ）貫通孔（１８）が基板（１７）のマウント
    領域（２）内に形成される工程； （ｂ）基板（１７）に、第１の接続領域（１９）と、該
    第１の接続領域（１９）を貫通孔 （１８）に接続する導体路（２０）とが施される工程； （ｃ）貫通孔（１８）が貫通メタライズされると共に、
    下面の貫通孔箇所にバンプ（２１）が設けられ工程； （ｄ）半導体チップ（８）がマウント領域（２）内で基
    板（１７）に固着される工程； （ｅ）チップ接続（２２）が第１の接続領域（１９）に
    導電接続される工程；及び （ｆ）半導体チップ（８）の機能がバンプ（２１）を介
    して完全に試験される工程 から成る高集積回路の製造方法。 （１０）（ａ）絶縁性セラミックまたは絶縁層を備えた
    シリコンで形成された基板プレート（６）が使われ； （ｂ）第１の接続領域（１９）、導体路（４）及び貫通
    孔（１８）の貫通メタライズ化が、特にＣｕ、Ｎｉ及び
    Ａｕなど複数の金属層の化学蒸着によって施され；さら
    に （ｃ）バンプ（２１）が電気化学的に被着される請求項
    （９）記載の方法。
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