JPH0210619B2 - - Google Patents
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- JPH0210619B2 JPH0210619B2 JP59091208A JP9120884A JPH0210619B2 JP H0210619 B2 JPH0210619 B2 JP H0210619B2 JP 59091208 A JP59091208 A JP 59091208A JP 9120884 A JP9120884 A JP 9120884A JP H0210619 B2 JPH0210619 B2 JP H0210619B2
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- JP
- Japan
- Prior art keywords
- bit
- nb1c
- output
- circuit
- frequency divider
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明はnB1C符号信号のＣビツト同期方式に
係り、特に同期回路素子として低速動作の素子の
使用を可能にするnB1C符号信号のＣビツト同期
方式に関する。
係り、特に同期回路素子として低速動作の素子の
使用を可能にするnB1C符号信号のＣビツト同期
方式に関する。
(ロ) 技術の背景
一般にデジタルデータ伝送方式として、従装置
の受信側において親装置から伝送されるデータか
らクロツク信号を抽出して親装置の送信側と同期
させる方式がある。この方式によれば、伝送され
るデータに“０”又は“１”のビツトが連続する
ような場合には、クロツク信号を抽出することが
できなくなり受信側は送信側と同期を取ることが
できない。そのため、上記したようなデータの同
一情報のビツト列の連続性を無くするため、送信
データを符号化して伝送する手法が採用されてい
る。このようにデータのビツト列の連続性を排除
する符号化の一方式としてnB1C符号化方式が用
いられている。この符号化方式は、ｎビツト毎に
データを区切りを示すＣビツトに挿入するもので
ある。第１図はnB1C符号の一例（Ｃビツトｂ，
b′が８ビツト毎に挿入される8B1C符号化方式）
を示すものである。
の受信側において親装置から伝送されるデータか
らクロツク信号を抽出して親装置の送信側と同期
させる方式がある。この方式によれば、伝送され
るデータに“０”又は“１”のビツトが連続する
ような場合には、クロツク信号を抽出することが
できなくなり受信側は送信側と同期を取ることが
できない。そのため、上記したようなデータの同
一情報のビツト列の連続性を無くするため、送信
データを符号化して伝送する手法が採用されてい
る。このようにデータのビツト列の連続性を排除
する符号化の一方式としてnB1C符号化方式が用
いられている。この符号化方式は、ｎビツト毎に
データを区切りを示すＣビツトに挿入するもので
ある。第１図はnB1C符号の一例（Ｃビツトｂ，
b′が８ビツト毎に挿入される8B1C符号化方式）
を示すものである。
同図からもわかるように、Ｃビツトｂ，b′は、
直前のデータビツトａ，a′を反転したビツトであ
る。従つて、８ビツト毎に必ずデータビツトの区
切りが検出でき、データの同一情報の連続性を制
限することが可能である。
直前のデータビツトａ，a′を反転したビツトであ
る。従つて、８ビツト毎に必ずデータビツトの区
切りが検出でき、データの同一情報の連続性を制
限することが可能である。
しかしながら、この場合、Ｃビツトｂ，b′はデ
ータビツトではないため、受信側で削除しなけれ
ばならない。
ータビツトではないため、受信側で削除しなけれ
ばならない。
そのための技術手段も既に存在するが、その技
法上の制約からそれに用いられる回路素子に高速
で動作する素子を用いねばならず、回路構成が複
雑となり素子の実装に支障を来すようになる。こ
れを解決し得る技術手段の開発が要望されてい
る。
法上の制約からそれに用いられる回路素子に高速
で動作する素子を用いねばならず、回路構成が複
雑となり素子の実装に支障を来すようになる。こ
れを解決し得る技術手段の開発が要望されてい
る。
(ハ) 従来技術と問題点
従来のこの種Ｃビツト同期回路は第２図に示す
ようなものである。端子５からnB1C符号化され
たデータが入力され、端子６からは、nB1Cデー
タより抽出したクロツクCLKが入力される。
nB1C符号データは、クロツクCLKにより動作す
る２段のフリツプフロツプ（FF）１，２に入力
される。そして、FF１，FF２の出力はそれぞれ
排他的論理和回路（EOR）７に入力される。従
つてEOR回路７の出力はnB1C符号データのう
ち、連続する２つのビツトが異なる値（例えば
FF１の出力が“１”、FF２の出力が“０”）のと
き“１”を出力することになる。つまり、第１図
に示す如くＣビツトｂ，b′は必ず先行するデータ
ビツトａ，a′を反転した値となつているため、Ｃ
ビツトｂ，b′がFF１に入力された時EOR回路７
の出力は“１”となる。エラー検出回路８におい
てこのEOR回路７の出力と端子６からクロツク
を１／（ｎ＋１）分周器４によつて（ｎ＋１）分
周したクロツクとの論理積を取る。１／（ｎ＋
１）分周器４の出力はクロツクパルス（ｎ＋１）
個毎に１パルス出力するものであり、nB1C符号
データの周波数に同期したクロツクを１／（ｎ＋
１）に分周する。
ようなものである。端子５からnB1C符号化され
たデータが入力され、端子６からは、nB1Cデー
タより抽出したクロツクCLKが入力される。
nB1C符号データは、クロツクCLKにより動作す
る２段のフリツプフロツプ（FF）１，２に入力
される。そして、FF１，FF２の出力はそれぞれ
排他的論理和回路（EOR）７に入力される。従
つてEOR回路７の出力はnB1C符号データのう
ち、連続する２つのビツトが異なる値（例えば
FF１の出力が“１”、FF２の出力が“０”）のと
き“１”を出力することになる。つまり、第１図
に示す如くＣビツトｂ，b′は必ず先行するデータ
ビツトａ，a′を反転した値となつているため、Ｃ
ビツトｂ，b′がFF１に入力された時EOR回路７
の出力は“１”となる。エラー検出回路８におい
てこのEOR回路７の出力と端子６からクロツク
を１／（ｎ＋１）分周器４によつて（ｎ＋１）分
周したクロツクとの論理積を取る。１／（ｎ＋
１）分周器４の出力はクロツクパルス（ｎ＋１）
個毎に１パルス出力するものであり、nB1C符号
データの周波数に同期したクロツクを１／（ｎ＋
１）に分周する。
１／（ｎ＋１）分周器４の出力信号が、Ｃビツ
トと位相同期していれば、論理積の結果は必ず
“１”となるが、位相同期していない場合は論理
積の結果は常に“１”とはならず、“０”、“１”
を繰り返すようになる。従つて、エラー検出回路
８は論理積の結果が“０”であることを検出する
と、保護回路９へエラー検出信号を送出する。こ
のエラー検出信号はノイズ等により誤つて出力さ
れる場合もあるため保護回路９は、一定時間エラ
ー検出信号が送出されたことにより、１／（ｎ＋
１）分周器４の位相を１ビツトずらせるための補
正信号をインヒビタ３へ送出する。インヒビタ３
は補正信号が入力されることにより、クロツクパ
ルスを１個取り除く。従つて１／（ｎ＋１）分周
器４の出力信号は１クロツク分位相が遅れたもの
になる。このようにして順次位相を遅らせていく
ことにより、１／（ｎ＋１）分周器４の出力信号
をＣビツトと位相同期させるものである。そし
て、１／（ｎ＋１）分周器４の出力信号を基に後
段の回路（図示略）でＣビツトを削除する。
トと位相同期していれば、論理積の結果は必ず
“１”となるが、位相同期していない場合は論理
積の結果は常に“１”とはならず、“０”、“１”
を繰り返すようになる。従つて、エラー検出回路
８は論理積の結果が“０”であることを検出する
と、保護回路９へエラー検出信号を送出する。こ
のエラー検出信号はノイズ等により誤つて出力さ
れる場合もあるため保護回路９は、一定時間エラ
ー検出信号が送出されたことにより、１／（ｎ＋
１）分周器４の位相を１ビツトずらせるための補
正信号をインヒビタ３へ送出する。インヒビタ３
は補正信号が入力されることにより、クロツクパ
ルスを１個取り除く。従つて１／（ｎ＋１）分周
器４の出力信号は１クロツク分位相が遅れたもの
になる。このようにして順次位相を遅らせていく
ことにより、１／（ｎ＋１）分周器４の出力信号
をＣビツトと位相同期させるものである。そし
て、１／（ｎ＋１）分周器４の出力信号を基に後
段の回路（図示略）でＣビツトを削除する。
しかし、上記の構成ではnB1C符号の伝送速度
が高速になればなるほど、端子６より入力される
クロツク信号の周波数も高くなり回路構成素子の
動作速度も高速化を必要とし、回路が高価なもの
となつてしまう。
が高速になればなるほど、端子６より入力される
クロツク信号の周波数も高くなり回路構成素子の
動作速度も高速化を必要とし、回路が高価なもの
となつてしまう。
(ニ) 発明の目的
本発明は上述したような従来回路方式の有する
欠点に鑑みて為されたもので、その目的は高伝送
速度のnB1C符号信号に対しても低動作速度の素
子を用いて同期し得るようにしたnB1C符号信号
のＣビツト同期方式を提供することにある。
欠点に鑑みて為されたもので、その目的は高伝送
速度のnB1C符号信号に対しても低動作速度の素
子を用いて同期し得るようにしたnB1C符号信号
のＣビツト同期方式を提供することにある。
(ホ) 発明の構成
そして、この目的達成のため、本発明方式はビ
ツトシリアルなnB1C符号のＣビツト同期方式に
おいて、上記nB1C符号信号から抽出されたクロ
ツクをｍ分の１に分周する分周器と、この分周器
の出力に応じて上記nB1C符号信号をビツト幅ｍ
に並列変換したパラレルデータを出力する直並列
変換手段と、該直並列変換手段の出力のうち隣り
合う２つのビツト出力の排他的論理和を取る論理
回路と、上記分周器の出力をさらに（ｎ＋１）分
の１に分周する１／（ｎ＋１）分周器とを備え、
該１／（ｎ＋１）分周器の出力信号を該論理回路
の出力信号に同期させることによつてＣビツト同
期をとるようにしたものである。
ツトシリアルなnB1C符号のＣビツト同期方式に
おいて、上記nB1C符号信号から抽出されたクロ
ツクをｍ分の１に分周する分周器と、この分周器
の出力に応じて上記nB1C符号信号をビツト幅ｍ
に並列変換したパラレルデータを出力する直並列
変換手段と、該直並列変換手段の出力のうち隣り
合う２つのビツト出力の排他的論理和を取る論理
回路と、上記分周器の出力をさらに（ｎ＋１）分
の１に分周する１／（ｎ＋１）分周器とを備え、
該１／（ｎ＋１）分周器の出力信号を該論理回路
の出力信号に同期させることによつてＣビツト同
期をとるようにしたものである。
(ヘ) 発明の実施例
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
第３図は本発明の一実施例を示す。この実施例
は第２図の入力端子５にシリアルデータをｍビツ
トのパラレルデータに変換する直並列変換器例え
ばシフトレジスタ１０を接続する。直並列変換回
路１０には、入力端子５よりnB1C符号データが
入力される。直並列変換器１０（シフトレジス
タ）は入力端子６より入力されるnB1C符号デー
タの周波数f0に同期したクロツクにより動作し、
連続したｍビツトのnB1C符号データを取り込む。
そして周波数f0のクロツクを１／ｍ分周器１１に
より１／ｍに分周した信号により直並列変換器１
０は、取り込んだｍビツトのデータをパラレルに
出力する。つまり、直並列変換器１０の出力信号
は１／ｍ分周器１１の出力信号に同期して出力さ
れるため、その動作速度は周波数f0のクロツク
１／ｍである。この直並列変換器１０の１／ｍ並
列変換出力のうちの適宜な２ビツト出力を２入力
排他的論理和回路７に接続する。
は第２図の入力端子５にシリアルデータをｍビツ
トのパラレルデータに変換する直並列変換器例え
ばシフトレジスタ１０を接続する。直並列変換回
路１０には、入力端子５よりnB1C符号データが
入力される。直並列変換器１０（シフトレジス
タ）は入力端子６より入力されるnB1C符号デー
タの周波数f0に同期したクロツクにより動作し、
連続したｍビツトのnB1C符号データを取り込む。
そして周波数f0のクロツクを１／ｍ分周器１１に
より１／ｍに分周した信号により直並列変換器１
０は、取り込んだｍビツトのデータをパラレルに
出力する。つまり、直並列変換器１０の出力信号
は１／ｍ分周器１１の出力信号に同期して出力さ
れるため、その動作速度は周波数f0のクロツク
１／ｍである。この直並列変換器１０の１／ｍ並
列変換出力のうちの適宜な２ビツト出力を２入力
排他的論理和回路７に接続する。
次に、上述のような構成の下においてＣビツト
同期がどのようにしてとられるかを説明する。
同期がどのようにしてとられるかを説明する。
説明の都合上、ｎが８でｍが２の場合を例に第
４図を用いて説明する。第４図は時刻tj-6〜tj+5
におけるシフトレジスタ１０の出力データビツト
を示す。nB1C符号信号中の第８番目即ち最後尾
のデータビツトがシフトレジスタ１０のシフトア
ウトビツト位置に、又、Ｃビツトがシフトインビ
ツト位置にシフトインされた時刻tj-5及びtj+4の
状態を考える。
４図を用いて説明する。第４図は時刻tj-6〜tj+5
におけるシフトレジスタ１０の出力データビツト
を示す。nB1C符号信号中の第８番目即ち最後尾
のデータビツトがシフトレジスタ１０のシフトア
ウトビツト位置に、又、Ｃビツトがシフトインビ
ツト位置にシフトインされた時刻tj-5及びtj+4の
状態を考える。
この状態が現出するのは前回の同じ状態から分
周器１１の出力信号を（ｎ＋１）回数えたとき生
ずる。従つて、この時刻には、１／（ｎ＋１）分
周器４から“１”の出力がある。それ故、この出
力が排他的論理和回路７からの“１”の出力と共
にエラー検出回路８へ供給され、Ｃビツト同期条
件が満たされていることが回路８から出力され
る。この出力に応答してＣビツトの削除処理が従
来と同様にして行なわれる。
周器１１の出力信号を（ｎ＋１）回数えたとき生
ずる。従つて、この時刻には、１／（ｎ＋１）分
周器４から“１”の出力がある。それ故、この出
力が排他的論理和回路７からの“１”の出力と共
にエラー検出回路８へ供給され、Ｃビツト同期条
件が満たされていることが回路８から出力され
る。この出力に応答してＣビツトの削除処理が従
来と同様にして行なわれる。
このようなＣビツト同期をとる本発明の拡張性
は、上述本発明の構成を満たすことを条件として
失われるものでないことを第５図は示している。
第５図はｍ＝４即ち４段のシフトレジスタを用い
た場合の各時刻におけるシフトレジスタ１０の出
力データビツトを示すものである。この図におい
て点数枠で囲んだ２ビツトのうちの適宜のものが
シフトレジスタ１０の上述２ビツト出力として排
他的論理和回路７へ供給されることを示してい
る。
は、上述本発明の構成を満たすことを条件として
失われるものでないことを第５図は示している。
第５図はｍ＝４即ち４段のシフトレジスタを用い
た場合の各時刻におけるシフトレジスタ１０の出
力データビツトを示すものである。この図におい
て点数枠で囲んだ２ビツトのうちの適宜のものが
シフトレジスタ１０の上述２ビツト出力として排
他的論理和回路７へ供給されることを示してい
る。
以上の実施例ではｎとｍが互いに素となる場合
について説明したが、ｎとｍを互いに素となる値
に設定することにより、Ｃビツトはシフトレジス
タの各々のビツトに周期的に表れるため、任意の
隣り合う２つのビツトのデータをEOR回路７に
入力すればよい。したがつて、テスト段階におい
て、ｎの値を設定する場合は特に有効である。ま
た、ｍがｎの公約数となる場合にはシフトレジス
タの特定ビツトにＣビツトが表れるためEOR回
路７に入力するビツトは固定である。
について説明したが、ｎとｍを互いに素となる値
に設定することにより、Ｃビツトはシフトレジス
タの各々のビツトに周期的に表れるため、任意の
隣り合う２つのビツトのデータをEOR回路７に
入力すればよい。したがつて、テスト段階におい
て、ｎの値を設定する場合は特に有効である。ま
た、ｍがｎの公約数となる場合にはシフトレジス
タの特定ビツトにＣビツトが表れるためEOR回
路７に入力するビツトは固定である。
このように、nB1C符号信号を１／ｍに並列変
換し、その並列変換出力のうちの適宜な２ビツト
データ系列を用いることにより、nB1C符号デー
タと同期したクロツクを１／ｍに分周したクロツ
クで（ｎ＋１）ビツト毎にＣビツト同期がとれる
ことになる。従つて、Ｃビツト同期回路に用いら
れる素子はf0／ｍの周波数で動作し得れば足りる
ことになる。これは又、回路の実装に容易性をも
たす。なお、シフトレジスタ１０及び１／ｍ回路
１１を除けば、第３図の回路構成は第２図の回路
構成と同様であるので説明は省略する。
換し、その並列変換出力のうちの適宜な２ビツト
データ系列を用いることにより、nB1C符号デー
タと同期したクロツクを１／ｍに分周したクロツ
クで（ｎ＋１）ビツト毎にＣビツト同期がとれる
ことになる。従つて、Ｃビツト同期回路に用いら
れる素子はf0／ｍの周波数で動作し得れば足りる
ことになる。これは又、回路の実装に容易性をも
たす。なお、シフトレジスタ１０及び１／ｍ回路
１１を除けば、第３図の回路構成は第２図の回路
構成と同様であるので説明は省略する。
(ト) 発明の効果
以上述べたように、本発明によれば、
Ｃビツト同期回路素子の動作速度を低速化し
て高速伝送に備え得て、 併せて素子動作速度の低速化により回路実装
の容易性を享受し得る、等の効果が得られる。
て高速伝送に備え得て、 併せて素子動作速度の低速化により回路実装
の容易性を享受し得る、等の効果が得られる。
第１図はnB1C符号化方式を説明するための図、
第２図は従来のＣビツト同期回路を示す図、第３
図は本発明の一実施例を示す図、第４図は第２図
実施例の動作を説明するための図、第５図は本発
明の拡張性を説明するための図である。 図中、１０はシフトレジスタ、１１は１／ｍ分
周器、７は排他的論理和回路、３はインヒビタ、
４は１／（ｎ＋１）分周器、８はエラー検出回路
である。
第２図は従来のＣビツト同期回路を示す図、第３
図は本発明の一実施例を示す図、第４図は第２図
実施例の動作を説明するための図、第５図は本発
明の拡張性を説明するための図である。 図中、１０はシフトレジスタ、１１は１／ｍ分
周器、７は排他的論理和回路、３はインヒビタ、
４は１／（ｎ＋１）分周器、８はエラー検出回路
である。
Claims (1)
- １ ビツトシリアルなnB1C符号のＣビツト同期
方式において、上記nB1C符号信号から抽出され
たクロツクをｍ分の１に分周する分周器と、この
分周器の出力に応じて上記nB1C符号信号をビツ
ト幅ｍに並列変換したパラレルデータを出力する
直並列変換手段と、該直並列変換手段の出力のう
ち隣り合う２つのビツト出力の排他的論理和を取
る論理回路と、上記分周器の出力をさらに（ｎ＋
１）分の１に分周する１／（ｎ＋１）分周器とを
備え、該１／（ｎ＋１）分周器の出力信号を該論
理回路の出力信号に同期させることによつてＣビ
ツト同期をとるようにしたことを特徴とする
nB1C符号信号のＣビツト同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091208A JPS60235549A (ja) | 1984-05-08 | 1984-05-08 | ｎＢ１Ｃ符号信号のＣビツト同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091208A JPS60235549A (ja) | 1984-05-08 | 1984-05-08 | ｎＢ１Ｃ符号信号のＣビツト同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60235549A JPS60235549A (ja) | 1985-11-22 |
| JPH0210619B2 true JPH0210619B2 (ja) | 1990-03-08 |
Family
ID=14020006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091208A Granted JPS60235549A (ja) | 1984-05-08 | 1984-05-08 | ｎＢ１Ｃ符号信号のＣビツト同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03123315U (ja) * | 1990-03-28 | 1991-12-16 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151045A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 多重変換装置の同期信号伝送方式 |
| JPS633533A (ja) * | 1986-06-23 | 1988-01-08 | Nec Corp | ワ−ド同期回路 |
| FR2631762B1 (fr) * | 1988-05-18 | 1991-02-15 | Cit Alcatel | Dispositif de synchronisation de trame pour un train numerique synchrone partage en blocs au moyen d'un code par blocs et structure en trames |
-
1984
- 1984-05-08 JP JP59091208A patent/JPS60235549A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03123315U (ja) * | 1990-03-28 | 1991-12-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60235549A (ja) | 1985-11-22 |
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