JPH02103797A - センスアンプ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電気的書換可能な読出し専用メモリ（ＥＰＲ
ＯＭ）用のセンスアンプ回路に関する。

〔従来の技術〕

従来のＥＰＲＯＭ用センスアンプ回路は、アイ・ニス・
ニス・シー・シー　１９８４年、ダイジェスト　オブ　
テクニカル　ペーパーズ、第１４２頁から第１４３頁（
ＴＳＳＣＣ１９８４，Ｄｊ、ｇｅｓｔ　ｏｆＴｅｃｈｎ
ｉｃａｌ　Ｐａｐｅｒｓ円）１．４２−１４３）におい
て論じられている。この従来例では、製造バラツキや温
度変化によるメモリセル特性の変化によって、センスア
ンプの動作マージンが狭くなることを防ぐために、ダミ
ーセルとカレントミラー回路を用いている。さらに高速
化のために、アＩくレス変化検出（ＡＴＤ）回路からの
信号を用いて、データ線のプリチャージを行なっている
。このため、製造バラツキや温度変化に対して十分な動
作マージンがある高速なＥ　Ｐ　Ｒ，ＯＭが構成できる
。

〔発明が解決しようとする課題〕

上記従来技術は、プリチャージ信号をＡ、　Ｔ　Ｄ回路
により生成しているため、回路規模が大きくなる。また
、カレントミラー回路の出力端子の電圧変動が大きいた
め、プリチャージを行なっても、この端子の立下り時間
を短くすることはできないという問題があった。

本発明の目的は、データ線の電圧変動を小さくすること
により、プリチャージを行なわなくても高速動作ができ
、動作マージンの広いセンスアンプ回路を提供すること
にある。

本発明の他の目的は、経時変化のより小さいセンスアン
プ回路を提供することにある。

本発明の他の目的は、メモリが非動作時には、リーク以
外の電流を消費しないセンスアンプ回路を提供すること
にある。

本発明の他の目的は、占有面積が小さいセンスアンプ回
路により、マイクロプログラムリードオンリーメモリ（
μＲ，ＯＭ　）やプログラマブル　ロジックアレイ（Ｐ
ｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｊｃ　Ａｒｒａｙ　：
　ＰＬＡ）あるいはプログラマブル　ロジック　デバイ
ス（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｊｃ　Ｄｅｖｉ
ｃｅ　：　Ｐ　Ｌ　Ｄ）に好適なセンスアンプ回路を提
供することにある。

〔課題を解決するための手段〕

」−記［］的を達成するために、本発明のセンスアンプ
回路は、複数のメモリセルが接続されているデータ線を
第１の極性の第１のカレントミラー回路の入力に接続し
、前記メモリセルと同じ素子構造を持つ１個以上のダミ
ーセルが接続されているダミーデータ線を第１の極性の
第２のカレン１−ミラー回路の入力に接続し、該第２の
カレントミラー回路の出力を前記第４の極性とは反対極
性の第３のカレントミラー回路の入力に接続し、該第３
のカレントミラー回路の出力を前記第１の出力に接続し
この点をセンスアンプ出力としたものである。

また、本発明のセンスアンプ回路は、データ線の電圧変
動を小さくするために、データ線と前記第１のカレント
ミラー回路の入力の間、および前記ダミーデータ線と前
記第２のカレン１−ミラー回路の入力の間の各々に電圧
リミッタ用素子を設置したものである。

また、本発明のセンスアンプ回路は占有面積を小さくす
るために、前記第１．第２のカレントミラー回路をＰ形
Ｍｏｓ＋〜ランジスタを用いて構成し、前記第３のカレ
ントミラー回路と電圧リミッタ用素子をｎ形ＭＯＳトラ
ンジスタにより構成したものである。

また、本発明のセンスアンプ回路は、より高速な動作を
させるために、前記第１．第２のカレントミラー回路を
ｐｎｐ　トランジスタを用いて構成し、前記第３のカレ
ントミラー回路と電圧リミッタ用素子をｎｐｎトランジ
スタにより構成したものである。

また、本発明のセンスアンプ回路は、特性の経時変化を
小さくするために、前記メモリセルの制御端子が接続さ
れている複数のワード線の各々に、前記ダミーセルの制
御端子を接続したものである。

また、本発明のセンスアンプ回路は、メモリが非動作時
には、リーク以外の電流を消費しないようにするために
、非動作時には、前記電圧リミッタ用素子の制御端子に
これらの電圧リミッタ用素子が非導通状態となるような
電圧を印加するようにしたものである。

〔作用〕

本発明においては、データ線をカレントミラー回路の入
力に接続しており、この点の電圧変動は２Ｉｎ／ｇｍ　
（約ＩＶ）に押さえられるので、寄生容量を充放電する
時間が短縮できる。

また、データ線と上記カレントミラー回路の入力の間に
電圧リミッタ用素子を設置することにより、メモリセル
に印加される電圧が制限されるので、メモリセルの特性
変化を防止することができる。

また、本発明によるセンスアンプ回路は、データ線に流
れる電流とメモリセルと同じ構造を持つダミーセルに流
れる電流を比較し、メモリセルの状態を検出しているの
で、製造バラツキや温度変化などによりメモリ素子の特
性が変化しても、センスアンプの動作マージングは狭く
なることはなし）。

また、本発明によるセンスアンプ回路は、電圧リミッタ
用素子も含め、１データ線あたり４個のトランジスタで
構成できるため占有面積が小さく、多数のセンスアンプ
が必要となる論理回路の動作を制御するためのマイクロ
プログラムＲＯＭやＰＬＡ、ＰＬＤなどに適している。

また、本発明によるセンスアンプ回路は、第１゜第２の
カレントミラー回路をｐｎｐトランジスタを用いて構成
し、第３のカレントミラー回路と電圧リミッタ用素子を
ｎｐｎトランジスタにより構成することにより、データ
線の電圧変動をさらに小さく制限できるだけでなく、寄
生容量の充放電電流も大きくなるため、より高速な動作
が可能となる。

また、本発明によるセンスアンプ回路において、複数の
ダミーセルの各々の制御端子を複数のワード線の各々に
接続することにより、１つのダミーセルに電流を流す時
間を低減できるため、ダミーセルの特性の経時変化を小
さくできる。この効果は特に、メモリセルに電気的書換
可能な素子を用いる場合に有効である。

また、本発明によるセンスアンプ回路において、電圧リ
ミッタ用素子を非導通状態にする様な信号をその制御端
子に与えることにより、メモリが非動作時に、センスア
ンプではリーク電流以外の電流を消費しないようにする
ことができる。

〔実施例〕

以下、本発明の一実施例を、図面により詳細に説明する
。

第１図は、本発明の一実施例を示すセンスアンプ回路を
用いたメモリの一部の構成図である。

第１図の実施例は、４個のメモリセルフ１゜７２．７３
，７４と２本のワード線８１．８２と２本のデータ線８
３．８４と２つのセンスアンプ回路１１．１２と基準電
圧発生回路１０１とから構成されている。そして、ワー
ド線８１にはメモリセルフ１．７２が、ワード線８２に
はメモリセルフ３．７４が接続されている。また、デー
タ線８３にはメモリセルフ１．７３が、データ線８４に
はメモリセルフ２．７４が接続されている。また、セン
スアンプ１１にはデータ線８３が、センスアンプ１２に
はデータ線８４が入力されている。

また、基準電圧発生回路１０１は、センスアンプ１１．
１２に基準電圧ＶＲＤを供給している。

センスアンプ］１は、カレントミラー２１とｎ形ＭｏＳ
トランジスタ３１から構成されており、データ線入力端
子４］、センスアンプ出力端子５丁、基準電圧端子６１
を備えている。データ線入力端子４１はカレントミラー
２１の入力端子９１に接続され、カレントミラー２１の
出力端子９４はセンスアンプ出力端子５１とｎ形ＭＯ８
Ｉ−ランジスタ３１のドレインに接続されている。ｎ形
ＭＯＳトランジスタ３１のソースは接地され、ゲー１−
は基準電圧端子６１に接続されている。

基準電圧発生回路１０１はメモリセルフ１〜７４と同一
構造を持つダミーセルフ５とダミーデータ線８５とカレ
ントミラー２３とｎ形ＭＯＳトランジスタ３３で構成さ
れており、基準電圧出力端子９７を備えている。ダミー
セルフ５の制御端子９８には、一定電圧ＶＧＤが印加さ
れており、ダミーデータ線８５はダミーセルフ５とカレ
ントミラー２３の出力端子９３に接続される。カレント
ミラー２３の出力端子９６はｎ形ＭＯ５Ｉ−ランジスタ
３３のドレインとゲートおよび基準電圧出力端子に接続
され、ｎ形ＭＯＳトランジスタ３３のソースは接地され
ている。また、ｎ形ＭＯ８Ｉ−ランジスタ３１，３２．
３３によりカレントミラー回路が構成されている。

次に本センスアンプの動作を説明する。

ダミーセルフ５の制御端子９８には、ダミーセルフ５が
能動状態となるような電圧Ｖａｎが加えられているので
、ダミーセルフ５にはカレントミラー２３の入力端子か
らダミーデータ線８５を介して電流ＩＤが流れる。する
と、カレントミラー２３の出力端子９６からはＩＤに比
例した電流ＩＤ１が流れ、ｎ形ＭＯＳトランジスタ３１
，３２゜３３により構成されるカレントミラー回路に入
力される。従って、ｎ形ＭＯＳトランジスタ３１゜３２
にはＩＤＩに比例した電流ＩＤ２．が流せるようなゲト
電圧が印加されている。

一方、例えばワード線８１が選択されて、メモリセルフ
１が導通状態となった時、データ線８３に電流ＩＮが流
れるとすると、カレントミラー２１の出力端子９４から
はＩＮに比例した電流ＩＭＩを流そうとする。そこで、
ＩＭＩ＞ＩＤ２となるように、カレントミラー２１，２
２，２３、およびｎ形ＭＯＳトランジスタ３１，３２．
３３の素子定数を設定しておくことにより、メモリセル
の導通、非導通の状態に応じて、センスアンプ出力端子
５１．５２に高レベル、低レベルの信号が現われるよう
にすることができる。

センスアンプをこのように構成することにより、メモリ
セルの特性が製造バラツキや温度変化などにより変化し
ても、ダミーセルの特性も同じ様に変化するため、ＩＭ
ＩとＩＤ２の関係は変化しないため、これによって、セ
ンスアンプの動作マージンが狭くなることはない。また
、本センスアンプは電流検出方式であるため、データ線
の電圧変動は約１ｖ程度に押さえることができ、高速動
作に適している。

第２図は、本センスアンプによる第２の実施例である。

第１の実施例に対して以下の部分が異っている。

本実施例においては、メモリセル２７１〜２７４、およ
びダミーセル２７５は、電気的に書換え可能なＥＰ素子
を用いている。また、カレントミラー２２１〜２２３は
ｐ形ＭＯＳトランジスタ２３４〜２３９により構成され
ている。また、センスアンプ２１１のデータ線入力端子
２４１とカレントミラー２２］の入力端子２９１の間に
電圧リミッタ用ｎＭＯＳトランジスタ２２４が設置され
ている。センスアンプ２１２．基準電圧発生回路２０１
にもそれぞれ電圧リミッタ用ｎＭＯＳトランジスタ２２
５，２２６が設置されている。

この様な構成にすることにより、データ線２８３゜２８
４、ダミーデータ線２８５の電圧は、電圧リミッタ制御
端子２６３の電圧Ｖｒｅｘより、電圧リミッタ用ｎ　Ｍ
　ＯＳ　トランジスタ２２４〜２２６のしきい値電圧Ｖ
ＴＲだけ低い電圧に制限される。従って、メモリセル２
７１〜２７４およびダミーセル２７５に用いているＥＰ
素子のドレイン電圧をＶｒｅｆ　ＶＴＲ以下に制限でき
、ＥＰ素子の劣化を防止できる。また、メモリが非動作
時には、電圧リミッタ制御端子２６３をＯｖとすること
により、電圧リミッタ用ｎ　Ｍ　ＯＳ　トランジスタ２
２４〜２２６はすべて非導通状態となる。すると、カレ
ントミラー２２１〜２２３の入力端子２９１〜２９３か
らは電流は流れなくなるため、本センスアンプはリーク
電流以外の電流を消費しない。また、カレントミラー２
２１〜２２３を各々２個のＰ形ＭｏＳトランジスタで構
成しているので、センスアンプ１個は４個のＭｏ８）−
ランジスタで構成できる。このため、多くのセンスアン
プが必要となるマイクロプログラム格納用の読出し専用
メモリμＲＯＭなどの用途に適している。

第３図は１本センスアンプによる第３の実施例である。

第２図に示した第２の実施例に対して以下の部分が異な
っている。

本実施例においては、カレントミラー３２１゜３２２．
３２３をそれぞれ２個のｐｎｐトランジスタ３３４〜３
３９で構成している。また、電圧リミッタ用素子として
電圧リミッタ用ｎｐｎトランジスタ３２４〜３２６を用
いている。さらに、前記第３のカレントミラーに対して
、ｎｐｎトランジスタ３３１〜３３３を用いている。

電圧リミッタ用素子として、バイポーラ素子であるｎｐ
ｎトランジスタを用いることにより、データ線２８３，
２８４の電圧変動を２００　ｍ　Ｖ程度に押さえること
ができるため、ＭｏＳトランジスタで構成した場合に比
べ約２倍高速化できる。

また、カレントミラー３２１〜３２３およびトランジス
タ３３１〜３３３にバイポーラトランジスタを用いるこ
とにより、センスアンプが高速化される。

第４図は、本センスアンプによる第４の実施例である。

第２の実施例に対して以下の部分が異っている。

本実施例においては、ダミーセル４７５，４７６の各々
の制御端子４．９８，４９９を各々ワード線４８１．４
８２に接続されている。

このような構成にすることにより、各々のダミ一セル４
．７５，４７６は、接続されているワード線が選択され
ている時だけ能動状態になる。したがって、１つのダミ
ーセルに電流が流れている時間は１／ワード線数となり
、ダミーセルにＥＰ素子を用いている場合には、ダミー
セルのＶＴＨ変動を押さえる効果がある。

第５図は本発明によるセンスアンプを用いて構成した、
μＲＯＭの構成図である。

本μＲＯＭ５０１は、５１２ワード×６４ビツト構成で
ありＥＰマット５１０．Ｘデコーダ５３１゜Ｙデコーダ
５３３．ワードドライバ５３２．８組のＹスイッチ５２
１−〜５２８，８組の書込・ベリファイ回路５４１〜５
４８．６４個のセンスアンプ６０１〜６６４から構成さ
れている。またト：Ｐマット５］０は８個の１２８ワー
ド×３２ビツトのサブＥＰマット５１１〜５１８に分か
れている。

また、６４個のセンスアンプ６０］〜６６４には、本発
明によるセンスアンプ回路を用いている。

本μＲＯＭ５０１はＸデコーダ５３１　ニアビットのア
ドレス信号、Ｙデコーダ５３３に５ピツ１〜のアドレス
信号が入力され、６４ビツトのμＲＯＭ出カフ０１〜７
６４が出力され、演算ユニット５０２の動作を制御する
。また、書込・ベリファイは８個の書込・ベリファイ回
路５４１〜５４８により、８ビツトデータバスを介して
行なわれる。

次に本μＲＯＭの動作を説明する。

通常の動作を行なうノーマルモードでは、アドレスラッ
チ５３５にあらかじめ設定された９ビツトのアドレス信
号がセレクタ５３４により選択され、そのうち、７ビツ
トがＸデコーダ５３１に、２ビツトがＹデコーダ５３３
に入力される。Ｙデコーダ５３３の他の３ビツト７７０
”に固定される。

Ｘデコーダ５３１は１２８ワードの中の１ワードを選び
出し、ワードドライバ５３２によりそのワード線をハイ
レベルにする。選択された各サブＥＰマット５１１〜５
１８の３２ビツトはＹデコーダ５３３及び８個のＹスイ
ッチ５２１〜５２８により、それぞれ８ビツトずつが選
ばれ、各ビットの情報が６４個のセンスアップ６０１〜
６６４で検出されμＲＯＭ出カフ０１〜７６４に出力さ
（Ｊ９） れる。

ＥＰマット５１０にデータを書込むＥＰモードでは、外
部からの１２ビツトの書込みアドレスがアドレス入力端
子５３６に与えられ、セレクタ５３４は、セレクタ制御
信号５３８により、この１２ビツトの書込アドレス信号
をμＲＯＭ５０１のアドレス信号として選択する。この
１２ピツ１〜のうち７ビツトがＸデコーダ５３１に入力
され、５ビツトがＹデコーダ５３３に入力される。Ｘデ
コーダ５３１．ワードドライバ５３２で選択されたワー
ドの各サブＥＰマット５１］−〜５１８の各３２ビツト
のうちの１ビツトがＹデコーダ５３３と８個のＹスイッ
チ５２１〜５２８により選ばれる。このようにして選択
された８ビツトのメモリセルに対して、８個の書込・ベ
リファイ回路５４１〜５４８により、データの書込・ベ
リファイが行なわれる。

本実施例に示したμＲＯＭのセンスアンプに本発明によ
るセンスアンプ回路を用いることにより、センスアンプ
の占有面積が小さくなり、センスアンプの数が多いため
従来のセンスアンプを用いると実現が困難であったμＲ
ＯＭのＥＰＲＯＭ化が可能となる。また、本μＲＯＭは
ノーマルモード時の出力ビツト数とＥＰモモ−時の書込
・ベリファイビット数が異っている。これにより、ノー
マルモードの出力ビツト数に依存しないで、書込・ベリ
ファイピット数を設定でき、汎用のＥＰＲＯＭ書込器の
利用が可能となる。

第６図は本発明によるセンスアンプを用いて構成したＥ
ＰＲＯＭの構成図である。

本ＥＰＲＯＭは３２にワード×８ビットの構成であり、
デコーダ８０１．ワードドライバ８０２゜ＥＰマット８
０３．Ｙスイッチ８０４．８個のセンスアンプ８１１〜
８１８．８個の書込回路８２１〜８２８で構成されてお
り、１５ビツトのアドレス入力８０７．８ビツトのデー
タ出力８０５．８ビツトのデータ入力８０６を備えてい
る。また、センスアンプ８１１〜８１８には、本発明に
よるセンスアンプ回路を用いている。

次に本ＥＰＲＯＭの動作を説明する。

１５ビツトのアドレス人力８０７はデコーダ８０１でデ
コードされワードドライバ８０２とＹスイッチ８０４に
与えられる。読出し状態では、このようにして選択され
た８ビツトのメモリセルのデータをセンスアンプ８１１
〜８２８で検出し、データ出力８０５に出力する。

また、書込状態では、選択された８ビツトのメモリセル
に対して、８個の書込回路８２１〜８２８を用いて、デ
ータ入力８０６からの８ビツトデ〜りを書込む。

このようにＥＰＲＯＭに本発明によるセンスアンプ回路
を用いることにより、高速で、周辺回路の占有面積の小
さいＥＰＲＯＭが実現できる。特に、規模が比較的小さ
なＥＰＲＯＭをマイクロプロセッサなどと共存させて用
いる場合に有効である。

第７図は本発明によるセンスアンプを用いて構成した、
プログラマブルＰＬＡの構成図である。

本ＰＬＡは２０人力の１−２ラインデコーダｓａ２，４
．０ｘｌＯＯビツトのＡＮＤマット８３５゜ＡＮＤマッ
ト用の書込用デコーダ８３４と書込・ベリファイ回路８
３３，１００個のＡＮＤセンスアンプ９０１〜１，００
０，１００個のＡ、　Ｎ　Ｄ出力ドライバ１００１−１
−１００，１００ＸＩＯビツトのＯＲマット、」０ビツ
トのＯＲセンスアンプ、ＯＲマット用の書込用デコーダ
８３７と書込・ベリファイ回路８３８から構成されてい
る。また、２０ビツトのＰＬＡ入力８３１．１０ピツト
ノＰ　Ｌ　Ａ出力８６１，１．０ビツトの書込アドレス
入力８３９．８ビツトの書込・ベリファイデータ入出力
を備えている。また、ＡＮＤセンスアンプ９０１、〜１
−０００およびＯＲセンスアンプ８５１〜８６０には、
本発明によるセンスアンプ回路を用いている。また、Ａ
ＮＤマツ１〜８３５．ＯＲマット８３６にはメモリセル
としてＥＰ素子を用いている。

次に１本プログラマブルＰＬＡの動作を説明する。

通常動作をするノーマルモードでは、２ｏピッ１−のＰ
ＬＡ入力８３１が１−２ラインデコーダ８３２に入力さ
れ、ＡＮＤマット８３５の４０本の入力線のうち２０本
がハイレベル、残りの２０本がローレベルとなる。これ
に対応して、あらかじめプロゲラ１１されているＡＮＤ
マット８３５のパターンに応じて、１００本の各データ
線のレベルが定まり、これらを１００個のＡＮＤセンス
アンプ９０１〜１０００で検出し、ＡＮＤ出力ドライバ
１００１〜１１００でＯＲマット８３６の入力線を駆動
する。これに対応して、あらかじめプログラムされてい
るＯＲマット８３６のパターンに応じて、１０本の各デ
ータ線のレベルが定まり、これらを１０個のＯＲセンス
アンプ８５１〜８６０で検出し、ＰＬＡ出力８６１に出
力する。これにより、ＡＮｒ）−ＯＲ構成の任意の組合
せ論理回路が電気的にプログラムすることにより実現で
きる。

また、Ａ　Ｎ　Ｄマット８３５．ＯＲマット８３６にデ
ータを書込むＥＰモードでは、１０ビツトの書込アドレ
ス人力８３９がＡＮＤマットの書込用デコーダ８３４と
ＯＲマットの書込用デコーダ８３７に入力される。これ
らのデコーダはアドレスが互いに重複しないようにデコ
ードする。これにより選択された８ビツトのメモリセル
に対して、書込・ベリファイ回路８３３，８３８により
、書込・ベリファイデータ８４０が書込まれる。また、
書込んだデータを読み出して確認することもできる。

このように、プログラマブルＰＬＡに本発明によるセン
スアンプ回路を用いることにより、高速で、周辺回路の
占有面積の小さいプログラマブルＰＬＡが実現できる。

第８図は本発明によるセンスアンプを用いて構成した、
ＰＬＤの構成図である。

本ＰＬＤは、２０人力の１−２ラインデコーダ１１０２
．７２Ｘ１２８積項のＡＮＤマット１．１．０３゜書込
用デコーダ１１０５．書込・ベリファイ回路１１０７．
１６個のマクロセル１２４１〜１２５６から構成されて
いる。また、マクロセル１２４１〜１２５６の各々には
、それぞれ８個２合計１２８個のセンスアンプ１１１１
〜１２３８を含んでいる。また、２０ピッＩ−Ｐ　Ｌ　
Ｄ入力１１０１．１６個の■○端子１２６１〜１２７６
、ＩＦ込ノアドレス人力１１０４書込・ベリファイデー
タ１１０６を備えている。また、センスアンプ１１１１
〜１２３８には本発明によるセンスアンプ回路を用いて
いる。また、ＡＮＤマット１１０３にはメモリセルとし
てＥＰ素子を用いている。またマクロセル１２４１は、
ＡＮＤマット１１０３からの８本の積項の信号をセンス
アンプ１１１１〜１１１８で検出した後、それらのＯＲ
論理をとり、それをＩＯ端子１２６１へ出力したり、再
びＡＮＤマツ）−１１０３へ出力したり、ＩＯ端子１２
６１から入力した信号をＡＮＤマット１１０３へ出力し
たりする機能を持っている。また、ＯＲ論理後の信号の
反転、非反転やレジスタ有、無などの機能設定が、電気
的にプログラムできるようになっている。

このように、Ｐ　Ｌ　Ｄに本発明によるセンスアンプ回
路を用いることにより、高速で、マクロセルの占有面積
の小さいＰＬＤが実現できる。

以上述べてきた実施例においては、メモリセルとしてＥ
Ｐ素子を用いていたが、マスクＲＯＭに用いられるｎ　
Ｍ　ＯＳや電気的に消去可能なＥＥＰ素子などを用いる
場合も本発明の範囲に含まれる。

〔発明の効果〕

本発明によれば、データ線の電圧変動を約１ｖ以下に低
減できるので、センスアンプを高速化する効果がある。

また、電圧リミッタ素子によりメモリセルに印加される
電圧を制限できるので、メモリセルの特性変化を低減す
る効果もある。また、メモリセルの特性変化に対応して
、検出電流を変化させるので、センスアンプの動作マー
ジンを拡大する効果もある。また、本センスアンプは４
個のトランジスタで構成できるので、占有面積を低減す
る効果もある。また、カレントミラー回路および電圧リ
ミッタ素子をバイポーラトランジスタで構成することに
より、データ線の電圧変動を約０．２Ｖ　に押さえるこ
とができるため、さらに高速化できる効果もある。また
、ダミーセルに電流を流す時間を１７１０以下に低減で
きるので、ダミーセルの特性の経時変化を低減できる効
果もある。また、電圧リミッタ用素子を制御することに
より、非動作時に電流を消費しないようにすることがで
きるので、消費電力を低減する効果もある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路構成図、第２図は
第２の実施例の回路図、第３図は第３の実施例の回路図
、第４図は第４の実施例の回路図、第５図は第５の実施
例の構成を示すブロック図、第６図は第６の実施例の構
成を示すブロック図、第７図は第７の実施例の構成を示
すブロック図、第８図は第８の実施例の構成を示すブロ
ック図である。 １１．１２・・・センスアンプ、２１，２２．２３・・
・カレントミラー、　３１　、３２　、３３−　ｎ形Ｍ
ＯＳトランジスタＪ４１，４２・・・データ線入力端子
、５１．５２・・・センスアンプ出力端子、６１．６２
・・・基準電圧端子、７１〜７４・・・メモリセル、７
５・・・ダミーセル、８１．８２・・・ワード線、８３
゜８４・・・データ線、８５・・・ダミーデータ線、９
１−〜９３・・・入力端子、９４〜９６・・・出力端子
、９７・・・基準電圧出力端子、９８・・・制御端子、
１０１・・・基４Ｕ電圧発生回路、２０］−・・・基準
電圧発生回路、２０２・・・電源端子、２１１，２１２
・・・センスアンプ、２２１〜２２３・・・カレントミ
ラー、２２４〜２２６・・・電圧リミッタ用ｎＭＯｓト
ランジスタ、２３１〜２３３・・・Ｄ形ＭＯＳトランジ
スタ、２３４〜２３９・・・ｐ形ＭＯＳトランジスタ、
２４１゜２４２・・・データ線入力端子、２５１．２５
２・・・センスアンプ出力端子、２６１，２６２・・・
基準電圧端子、２６３・・・電圧リミッタ制御端子、２
７１〜２７４・メモリセル、２７５・・・ダミーセル、
２８１゜２８２・・・ワード線、２８３，２８４・・・
データ線、２８５・・・ダミーデータ線、２９１〜２９
３・・・入力端子、２９４〜２９６・・・出力端子、２
９７・・・基準電圧出力、２９８・・・制御端子、２９
９・・・接地端子、３０１・・・基準電圧発生回路、３
０２・・・電源端子、３１１．３１２・・・センスアン
プ、３２１〜３２３・カレントミラー、３２４〜２３６
・・・電圧リミッタ用ｎｐｎトランジスタ、３３１〜３
３３・・・ｎｐｎトランジスタ、３３４〜３３９・・・
ｐｎｐトランジスタ、３４１，３４２・・・データ線入
力端子、３５１゜３５２・・・センスアンプ出力端子、
３６１，３６２・・・基準電圧端子、３６３・・・電圧
リミッタ制御端子、３７１〜３７４・・・メモリセル、
３７５・・・ダミーセル、３８１，３８２・・・ワード
線、３８３，３８４・・・データ線、３８５・・・ダミ
ーデータ線、３９１〜３９３・・・入力端子、３９４〜
３９６・・・出力端子、３９７・・・基準電圧出力端子
、３９８・・・制御端子、３９９・・・接地端子、４０
１・・・基準電圧発生回路、４０２・・・電源端子、４
０３・・・接地端子、４１１゜４１２・・・センスアン
プ、４２１〜４２３・・・カレン１、ミラー、４２４〜
４２６・・・電圧リミッタ用ｎ形ＭＯＳトランジスタ、
４３１〜４３３−ｎ形ＭＯＳトランジスタ、４３４〜４
３９・・・ｐ形ＭＯＳトランジスタ、４５１，４５２・
・・センスアンプ出力端子、４６３・・・電圧リミッタ
制御端子、４７１〜４７４・・・メモリセル、４．７５
，４７６・・・ダミーセル、４８１，４８２・・・ワー
ド線、４．８３，４８４・・・データ線、４８５・・・
ダミーデータ線、４９７・・・基準電圧出力端子、４９
８，４９９・・・制御端子、５０１・・・μＲＯＭ、５
０２・・・演算ユニット、５１０・・・ＥＰマツ１〜．
５１１〜５１８・・・サブＥＰマット、５２１〜５２８
・・・Ｙスイッチ、５３１・・・Ｘデコーダ、５３２・
・・ワードドライバ、５３３・・・Ｙデコーダ、５３４
・・・セレクタ、５３５・・アドレスラッチ、５３６・
・・アドレス入力端子、５３７・・・８ビツトデータバ
ス、５３８・・セレクタ制御信号、５４１〜５４８・・
・書込・ベリファイ回路、６０１〜６６４・センスアン
プ、７０１〜７６４・・・μＲＯＭ出力、８０１・・・
デコーダ、８０２・・・ワードドライバ、８０３・・・
ＥＰマット、８０４・・・Ｙスイッチ、８０５・・・デ
ータ出力、８−０６・・・データ入力、８０７・・・ア
ドレス入力、８１１〜８」−８・・・センスアンプ、８
２１〜８２８・・・碧°込回路、８３１・・・Ｐ　Ｌ　
Ａ入力、８３２・・・１−２ラインデコーダ、８３３・
・・書込・ベリファイ回路、８３４・・書込用デコーダ
、８３５・ＡＮＤマット、８３６・・・ＯＲマット、８
３７・・・書込用デコーダ、８３８・・・書込・ベリフ
ァイ回路、８３９・・・書込アドレス入力、８４０・・
・書込・ベリファイデータ入出力、８５１〜８６０・・
・ＯＲセンスアンプ、８６１−ＰＬＡ出力、９０１−１
．０００−ＡＮＤセンスアンプ、１００１〜１１００・
・・ＡＮＤ出力ドライバ、１１０１・・・２０ビツトＰ
ＬＤ入力、１１０２・・・１−２ラインデコーダ、１１
０３・・・ＡＮＤマット、１１０４・・・書込アドレス
入力、１１０５・・・書込用デコーダ、１１０６・・・
書込・ベリファイデータ、１１０７・・・書込・ベリフ
ァイ回路、１１１１〜１２３８・・・センスアンプ、１
２４１〜１２５６・・・マクロセル、１２６１〜１２７
６・・・ＩＯ端子。 第 ！ 口 第 第 秦 臼 乎

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセルが接続されているデータ線を第１
   の極性の第１のカレントミラー回路の入力に接続し、該
   第１のカレントミラー回路の出力を、そのソースが接地
   されている第１のｎ形ＭＯＳトランジスタのドレインに
   接続し、該第１のｎ形ＭＯＳトランジスタのドレインが
   その出力となるセンスアンプ回路において、複数の各デ
   ータ線に接続されている各々の該センスアンプ回路の前
   記第１のｎ形ＭＯＳトランジスタのゲートが共通に接続
   されて、基準電圧発生回路の基準電圧出力端子に接続さ
   れており、該基準電圧発生回路は前記メモリセルと同じ
   素子構造を持ち、かつその制御端子が一定電圧に設定さ
   れた、１個以上のダミーセルが接続されているダミーデ
   ータ線を第１の極性の第２のカレントミラー回路の入力
   に接続し、該第２のカレントミラー回路の出力をそのソ
   ースが接地されている第２のｎ形ＭＯＳトランジスタの
   ドレインとゲートの両方に接続し、該第２のｎ形ＭＯＳ
   トランジスタのドレインが前記基準電圧出力端子に接続
   されており、前記第１のｎ形ＭＯＳトランジスタと第２
   のｎ形ＭＯＳトランジスタにより、第３のカレントミラ
   ー回路を構成していることを特徴とするセンスアンプ回
   路。 ２、複数のメモリセルが接続されているデータ線を流れ
   る電流と、前記メモリセルと同じ素子構造を持つ１個以
   上のダミーセルが接続されているダミーデータ線に流れ
   る電流を、３個のカレントミラー回路を用いて比較する
   ことにより、メモリセルの状態を検出するセンスアンプ
   回路。 ３、特許請求の範囲第１項記載のセンスアンプ回路にお
   いて、前記データ線と前記第１のカレントミラー回路の
   入力の間、および前記ダミーデータ線と前記第２のカレ
   ントミラー回路の入力の間の各々に電圧リミッタ用素子
   を設置したことを特徴とするセンスアンプ回路。 ４、特許請求の範囲第３項記載のセンスアンプ回路にお
   いて、前記第１、第２のカレントミラー回路をｐ形ＭＯ
   Ｓトランジスタを用いて構成し、電圧リミッタ用素子を
   ｎ形ＭＯＳトランジスタにより構成したことを特徴とす
   るセンスアンプ回路。 ５、特許請求の範囲第３項記載のセンスアンプ回路にお
   いて、前記第１、第２のカレントミラー回路をｐｎｐト
   ランジスタを用いて構成し、前記第３のカレントミラー
   回路と電圧リミッタ用素子をｎｐｎトランジスタにより
   構成したことを特徴とするセンスアンプ回路。 ６、特許請求の範囲第１項記載のセンスアンプ回路にお
   いて、前記メモリセルの制御端子が接続されている複数
   のワード線の各々に、前記複数のダミーセルの各々の制
   御端子がそれぞれ接続されていることを特徴とするセン
   スアンプ回路。 ７、特許請求の範囲第３項記載のセンスアンプ回路にお
   いて、非動作時には前記電圧リミッタ用素子の制御端子
   に、該電圧リミッタ用素子が非導通状態となる様な電圧
   を印加することにより、センスアンプで消費する電流を
   ほぼ０としたことを特徴としたメモリ装置。 ８、特許請求の範囲第１乃至第７項に記載のいずれかの
   センスアンプ回路を含み、前記メモリセルが電気的書換
   可能な素子によつて構成された、読出し専用メモリ装置
   と該読出し専用メモリ装置の出力により、論理回路の動
   作を制御することを特徴とする半導体集積回路装置。 ９、特許請求の範囲第１乃至第７項に記載のいずれかの
   センスアンプ回路を含む読出し専用メモリ装置。 １０、特許請求の範囲第１乃至第７項に記載のいずれか
   のセンスアンプ回路を含むプログラマブル・ロジック・
   アレー。 １１、特許請求の範囲第１乃至第７項に記載のいずれか
   のセンスアンプ回路を含むプログラマブル・ロジック・
   デバイス。