JPH02103796A - 不揮発性メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は電気的消去可能ブロクラム可能メモリセル、よ
り特定的にはプログラム可能論理素子で使うために最適
化されたようなセルに関する。

関連技術の説明 プログラム可能論理素子の形式である典型的なプログラ
ム可能論理アレイ（ＰＬＡ）は、プログラム可能ＡＮＤ
アレイに送り込む複数個の入力順を組込み、出力は固定
またはプログラム可能ＯＲアレイに送り込まれる。ＯＲ
アレイの出力は、外部パッケージピンに利用できるよう
になる前に出力回路を通るかもしれないし通らないかも
しれない。ＡＮＤアレイの出力は積項をなし、各々の積
項を形成するためにどの入力が一緒にＡＮＤされるかを
選択するためにアレイはプログラム可能である。上記の
要素を組込んだ典型的な素子は１９８６年１１月に出版
されたデータシートに説明されているＡｍＰＡＬ２２Ｖ
１０である。プール代数の法則により、とのＡＮＤアレ
イもＯＲアレイと同等に見ることができ、この逆も同様
であり、とちらかまたは両方を組合わせて組合わせ論理
アレイで他の形で実現することができる。

プログラム可能論理素子で使用するためのプログラム可
能セルは典型的にワードに配置され、各々のワードは入
力順を表わし、異なるワードの対応する位置の各々のセ
ルの行は積項を表わす。各セルは２つの状態を有する。

１つはセルと関連する入力が積項に作用し、もう１つは
作用しない。

積項に作用するようにプログラムされているセルのすべ
ての人力は、−緒にワイヤードＡＮＤされて結果の積項
信号を発生させる。

選択ヒユーズを焼き切るが、またはＭＯＳ）ランジスタ
のフローティングゲートを電気的にプログラムすること
によって、ユーザはセルを典型的にプログラムできる。

ファウラー−ノルドハイムトンネル動作を使うことによ
ってプログラム可能および消去可能にされたフローティ
ングゲートＭＯＳトランジスタを使うことは特に有利で
あることがわかった。結果のプログラム可能論理素子は
しばしばＥＥＰＬＤ　（電気的に消去可能およびプログ
ラム可能論理素子）と呼ばれている。

ＥＥＰＬＤで使う典型的なセルは第１図に示されている
。それはフローティングゲートトンネルキャパシタ１０
、フローティングゲート読出トランジスタ１２、および
選択トランジスタ１４を含む。フローティングゲートト
ンネルキャパシタ１０とフローティングゲート読出トラ
ンジスタ１２は共通の制御ゲート］６を有し、共通のフ
ローティングゲート１８は制御ゲート１６の下に物理的
に位置づけられている。フローティングゲートトンネル
キャパシタ１０のドレイン領域はノード２０に接続され
ており、さらにフローティングゲート読出トランジスタ
］２のドレインと選択トランジスタ１４のソースに接続
されている。フローティングゲート読出トランジスタ１
２のソースはＶ８．に接続されており、フローティング
ゲートトンネルキャパシタ１０のソースは接続されない
まま残っている。

フローティングゲートトンネルキャパシタ１０はフロー
ティングゲート１８とサブストレートの間のトンネル誘
電体を含む。このトンネル誘電体は、トンネル酸化物を
横切る正味電界の影響下でサブストレートとフローティ
ングゲートの間に電子のトンネル動作を可能にするため
に非常に薄く作られている。フローティングゲートトン
ネルキャパシタ１０の接続された領域はここではドレイ
ンとよばれているが、ＦＥＴのドレインとソースの交換
可能性によってこの領域をフローティングゲートトンネ
ルキャパシタ１０のソースと呼ぶことも同等に有効であ
る。

第１図で示されているセルがＡＮＤアレイに置かれると
、１行にあるすべての選択トランジスタ］４のドレイン
は互いに接続されて積項（ＰＴ）を形成する。１つのワ
ードの中のすべての選択トランジスタ１４のゲートは互
いに接続されて入力順（ＩＴ）を形成する。メモリ技術
において、積項はビットライン（Ｂ　Ｌ）になり、入力
順はワドライン（ＷＬ）になる。同様に、ＡＮＤアレイ
のすべてのセルの制御ゲート］６は接続されてワド制御
ゲートライン（ＣＧ）を形成する。

書込およびセンス動作のための第１図のセルの動作は第
２図の表にまとめられている。書込モードは典型的には
全体的充電（「プログラミングコ）ステップとその後の
選択的放電（「選択的消去」）を含む。アレイ全体を充
電するには、アレイのすべてのワードの入力項２４は選
択トランジスタ１４のＶ□よりも大きい電圧に上げられ
る。これは各セルの積項２２とノード２０との間に伝導
を能動化する。すべてのセルの制御ゲート］６は次に高
い電圧ＶＰＰに上げられ、積項２２は接地に保たれる。

■８．は浮動のまま、または接地電位に保つことかでき
る。この方法で、正味電界がフローティングゲートトン
ネルキャパシタのトンネル誘電体に横切って生じ、電荷
はトンネルキャパシタのドレインからフローティングゲ
ートに引張られる。

選択的放電は典型的に１度に１ワードずつ達成される。

最初に、選択されたワードに対するＩＴ２４はＶＰＰ＋
Ｖ工にされ、制御ゲートライン１６は接地に保たれる。

次にＰＴの２２の選択されたものかＶＰＰにされる。入
力項２４の高い電圧はワードの中のトンネルキャパシタ
１０のドレイン電圧ｖｄが対応するＰＴ雷電圧トラック
させ、ＰＴ２２にｖｐｒを有する選択されたワードのセ
ルだけが電子をフローティングゲートからトンネルキャ
パシタ］０のドレインに放電させる傾向の正味電界を有
する。ＶＳＳは典型的には選択的放電中は浮動する。

選択的放電動作中に選択されないワードに対して、フロ
ーティングゲートトンネルキャパシタを積項２２から分
離するために入力項２４は接地に保たれるが、これは積
項に接続されている他のセルを放電するためにＶＰＰで
あってもよい。

読出モードまたはセンスモードで動作しているとき、各
々のワードは選択されているまたは選択されていないの
どちらかである。ワードが選択されている（すなわちそ
のワードに対する入力項がハイである）なら、ｖｃｃが
選択トランジスタ１−４のゲートに与えられる。これは
ノード２０をビットライン２２に接続する。セルの制御
ゲート１６は読出電位ｖｃｇ、たとえば］ボルトに保た
れ、もしフローティングゲートトンネルキャパシタ１０
とフローティングゲート読出トランジスタ１２のフロー
ティングゲート１８が充電されると、読出電位はフロー
ティングゲート読出トランジスタ１２のソースとドレイ
ンとの間にチャネルを発生させるためにフローティング
ゲート充電を克服するには不十分である。したがってフ
ローティング読出トランジスタ１２はオフのままであり
、セルはビットライン２２の電圧に何の影響も与えない
。

もしフローティングゲート１８が放電されると、読出電
位はフローティングゲート読出トランジスタ１２のソー
スとドレインとの間にチャネルを発生させるのに十分で
ある。読出動作中にＶ９．が接地電位に保たれると仮定
すると、ビットライン２２はＶＰＴのバイアス電位（た
とえば２ボルト）から接地の方に引張られる。

セルが選択されていなければ（すなわち、入力項か論理
０レベルにあると）、選択トランジスタ１４のゲートは
０ボルトに保たれ、セルに対するフローティングゲート
１８のストアされた電荷は積項２２の電圧に対して何の
影響も与えない。したがって、読出モードでは、積項２
２に接続されておりかつ放電されたフローティングゲー
ト１８を有するセルのみが積項をローに引張ることがで
きる。これらのセルは、これらのセルのどれかに関連し
ている入力項がハイであれば、又ハイの時のみそうする
。したかって積項は放電したフローティングゲートを有
する積項のセルと関連するすべての入力値の積を伝える
。

フローティングゲートに電荷をストアするすべての電気
的消去可能素子は、トンネル誘電体の望ましくないトン
ネル動作によって長期間にわたって潜在的電荷損失を被
る。メーカは普通データ保存限界を１０年に指定するが
、望ましくないトンネル動作がデータ損失の主要原因の
１つである。

素子に電力が与えられないなら、フローティングゲート
１８とフローティングゲートトンネルキャパシタ１０の
トｌツインとの間の電位差によって電荷の損失が徐々に
続く。索ｒに電力が与えられるなら、トンネル誘電体を
横切る電界は部分的に制御ゲート１６とフローティング
ゲートトンネルキャパシタ１０のドレインとの間の電圧
差に依存する。論理的には、この電界は制御ゲート］６
に適当な電圧を維持することによって最小にすることが
できる。しかし、この解決法はｄ−足できるものではな
い、なぜなら、フローティングゲートトンネルキャパシ
タ１−０のドレインがノード２０に接続されているから
である。ノード２０の電圧は、積項２２の電圧レベル、
フローティングゲート１０の電荷の状態、およびセルか
読出のために選択されているかどうか（入力順２４の状
態）によって変化する。これらの状態すべてに従って制
御ゲートの電圧を調整するためにセルごとに回路を含め
ることはあまり実用的ではないので、典型的にはｖｃｇ
に対する中間値か選ばれて徐々の電荷損失は黙認される
。

ＥＥＦＲＯＭにも問題が存在するが、２つの理由によっ
てＥ　Ｅ　Ｐ　Ｌ　ＤＯ方かもっとひどい。第１に、積
項電圧に依（’ｊ　シーＣ、電圧Ｖｄは少なくともＶｃ
ｇより１ポルト」二または下であるので、セルが選択さ
れたときに読出妨害か最もひどいことに注１」されたい
。Ｅ　Ｅ　Ｐ　ＲＯＭでは各積項（ビットライン）に対
し°Ｃ］度に１個のセルだけが選択されるので、これは
許容できるかもしれない。しがし、ＥＥＰＬＤでは、各
入力順は対応する入力順を白′する。したかって、常に
アレイのセルの約半分は選択されている。所り、のセル
が所与の時間で選択されるという可能性はしたがってＥ
ＥＰＬＤにおいてはるかに大てあり、読出妨害の可能性
が同様に犬となる。

第２に、ＥＥＰＲＯＭの性質として電気的消去可能プロ
グラム可能論理素子よりもはるかに頻繁に画プログラム
されるということである。典型的にはＥＥＰＲＯＭはＥ
ＥＰＬＤに比べて書込の回数が１００倍として指定され
ている。アレイが再プログラムされる度にデータ保存期
間が新たに始まるので、データ保存期間はＥＥＰＬＤに
比べてＥＥＰＲＯＭの方の指定寿命の終わりに重要な役
割を果たす見込がはるかに少ない。

グプタ（Ｇｕｐｔａ）の米国特許節４．５４５４５４号
は第３図において半導体メモリアレイのメモリセルの冗
長行または列のための能動化エレメントとして使う電気
的消去可能プログラム可能メモリセル回路を開示する。

グデータのセルは他の先行技術のセルのいくつかの問題
を軽減することができるかもしれないが、それらを完全
には解決しない。たとえば、読出モード中、トランジス
タ２１４はオフにされているので選択されていないセル
の制御ゲートへのアクセスはない。したがってトンネル
誘電体にわたる電界の制御はセルが選択されていないと
きは許容されていない。

したがって本発明の目的は、上記の問題を軽減する電気
的消去可能メモリセルを提供することである。

本発明の別な目的は、読出妨害を最小化する電気的消去
可能プログラム可能セルを提供することである。

本発明の他の目的は、読出モード中の最悪の場合でのト
ンネル誘電体を横切る電位を最小化する電気的消去ｉ■
能プログラム可能セルを提供することである。

本発明の他の目的は、最小化された読出妨害を有するプ
ログラム可能セルを有するＥＥＰＬＤを提供することで
ある。

発明の要約 この発明の１つの局面において、上記の目的およびその
他はフローティングゲートトンネルキャパシタのドレイ
ンを選択トランジスタのソースがらの接続を断って、素
子がセンスモードにあるときは常に定電圧に保つことに
よって達成される。

有利に、トンネルキャパシタのドレインは制御ゲートと
同じ電圧に保ってもよい。これは各セルに別の書込選択
トランジスタを設け、入力順の関数を読出選択の場合は
入力順（ＩＴ）に、書込選択の場合は書込選択ライン（
ＷＳＬ）に分け、積項の関数をセンスの場合は積項（Ｐ
Ｔ）に、書込の場合は書込データライン（ＷＤＬ）に分
けることによって達成することができる。素子がセンス
モードにあるときにはＷＳＬとＷＤＬか使イつれてキャ
パシタの制御ゲートに与えられる同じ電圧をドレインに
与える。分析によると、これは製品の寿命に対してトン
ネル誘電体を横切る最悪正味電界をかなり軽減すること
を示す。

この発明の他の局面において、４素子セルが提供されて
おり、先行技術のセルにあるようなフローティングゲー
ト　１−ンネルキャパシタとフローティングゲート読出
トランジスタと、先行技術セルの選択トランジスタの代
わりに読出選択トランジスタと、さらに書込選択トラン
ジスタとを含む。

フローティングゲート読出トランジスタのソースはｖＳ
５電位に接続されており、ドレインは読出選択トランジ
スタのソースに接続されている。読出選択トランジスタ
のドレインは異なるワードの対応するセルの対応するノ
ードに接続されているかもしれない積項に接続されてい
る。読出選択トランジスタのゲートはワードの他のセル
と共通である入力順に接続されている。第１図のセルの
ように、フローティングゲートトンネルキャパシタのソ
ースは接続されないままとなっているが、第１図のセル
と異なって、トンネルキャパシタのドレインはフローテ
ィングゲ−ト読出トランジスタと読出選択トランジスタ
との間の接合点に接続されていない。代わりに書込選択
トランジスタのソースに接続されており、そのドレイン
はアレイの異なるワードの対応するセルと共通である書
込データラインに接続されている。書込選択トランジス
タのゲートはワードの他のセルと共通である書込選択ラ
インに接続されている。

この発明はここの特定の実施例に関して説明される。こ
の発明の他の目的、実施例および特徴は図面と関連して
詳細な説明を読むことによって明らかとなる。

詳細な説明 第３図ではＰＬＡ応用のために本発明を組入れている典
型的なＥＥＰＬＤアーキテクチャか示されている。それ
は、制御回路１０２によって制御されている複数個のラ
インを有するＡＮＤアレイ１００を含む。制御回路１．
０２は１゜からｉＮ−と明示されている、Ｎ個の入力ピ
ンを有し、そしてＰ。からＰＭ−１と明示されるＭ個の
積出力を有する。積出力Ｐ。−ＰＭ−＋はＯＲアレイ１
０４の入力に送られ、その出力はＥＥＰＬＤの出力をな
す。第３図ではＯＲアレイ１０４のＯＲゲートの入力は
積出力Ｐ。−ｐＨ−１の固定サブセットに接続されてい
るが、これらのサブセットの選択は、それ自体が本発明
を組込むまたは組込まない手段によって、それ自体プロ
グラム可能にすることができるのを理解するべきである
。同様に、出力またはＯＲアレイ１０４はさらにレジス
タまたはプログラム可能出力論理マクロセルを組込んだ
出力回路（示されていない）に接続でき、そして入力ピ
ンｉ。−１Ｎ−、へのフィードバック経路を含んでもよ
いし含まなくてもよい。

ＡＮＤアレイ１．００は、第３図で円として示されてい
るセルのアレイ１１０を含む。これらのセルは各々Ｍセ
ルのＮワードに配置され、各ワードは第３図の図面にお
いて垂直の列として示されている。異なるワードの対応
するセルは水平の行に配置されている。ＡＮＤアレイ１
００の構成はここでは行および列に従って参照できるが
、セルのワードは論理ワードが維持されている限り物理
的に構成される必要がないことは理解されるべきである
。

各ワードのすべてのセルに対して３つの異なるラインが
接続されている。これらのラインは入力順（ＩＴ）、書
込選択ライン（ＷＳＬ）、および制御ゲートライン（Ｃ
ＧＬ）と呼ばれる。同様に、すべてのワードの各対応す
る位置のすべてのセルに３つの異なるラインが接続され
ている。これらのラインはここでは書込データライン（
ＷＤＬ）、積項（ＰＴ）、およびソース電位（Ｖｓｓ）
と呼ばれる。

これらの６本のラインの目的は、セル実施例の詳細な説
明に伴なってもっと詳しく下で説明される。しかし、現
時点では、制御回路１０２はＡＮＤアレイをセンスモー
ドまたは書込モードどちらでも動作できることに注意す
べきである。センスモードでは、入力順（ＩＴ）はｉ。

−ＩＮ−１の入力信号に対応する信号を運び、積項（Ｐ
　Ｔ）は積項を運ぶ。書込モードでは、書込選択ライン
（ＷＳＬ）はどのワードか書込まれるのかを示す信号を
運び、書込データライン（ＷＤＬ）および制御ゲートラ
イン（ＣＧＬ）は必要な充電または放電電位を運ぶ。

積項（ＰＴ）は各々センス増幅器１］２の入力に接続さ
れており、その出力はＡＮＤアレイ〕００のＰ。−Ｐう
一１出力をなす。第３図の図はただ例示的であり、この
発明のセルが使用することができる情況を与えるために
のみ意図されていることに注意するべきである。

第４図ではこの発明に従ったセル１１０が示されている
。これはソース］３２、ドレイン１３４、制ゲート１３
６およびフローティングゲート１３８を有するフローテ
ィングゲートトンネルキャパシタ１３０を有する。フロ
ーティングゲート読出トランジスタ１４０も設けられて
おり、ソース］４２、ドレイン１４４、制ゲート１４６
およびフローティングゲ−１−１４８を有する。フロテ
ィングゲ−１・読出トランジスタ１４０のフローティン
グゲート１．４８はフローティングゲートトンネルキャ
パシタ１３０のフローティングゲート］３８に接続され
ており、フローティングゲート読出トランジスタ１４０
の制御ゲート］４６はフローティングゲートトンネルキ
ャパシタ１３０の制御ゲート１３６に接続されている。

２つの制御ゲート１３６および］４６はセルに対する制
御ゲートラインＣＧＬに接続されている。

フローティングケート読出トランジスタ１４０のドレイ
ン１４４に接続されているのは読出選択トランジスタ１
５０のソース１５２である。読出選択トランジスタ１５
０のドレイン１５４はセルの積項に接続されており、読
出選択トランジスタ１５０のゲート１．５６はセルの入
力順ＩＴに接続されている。フローティングゲートトン
ネルキャパシタ１３０のドレイン１３４に接続されてい
るのは書込選択トランジスタ１６０のソース１６４であ
る。書込選択トランジスタ１６０のドレイン１６２はセ
ルに対する書込データラインに接続されており、書込選
択トランジスタ１６０のゲート１６６はセルに対する書
込選択ラインに接続されている。フローティングゲート
読出ｌ・ランジスタ１４０のソース１４２はセルに対す
るＶＳＳラインに接続されており、フローティングゲ−
１・トンネルキャパシタ１３０のソース１３２は接続さ
れないままである。

第５図は第４図のセルを動作するための典型的な電位を
示す。従来のセルのように、まずアレイのすべてのセル
を充電しそして次に１ワードずつ選択セルを放電するこ
とによってデータかアレイに書込まれる。全体的充電は
、すべてのフローティングゲートトンネルキャパシタ１
３０のドレイン１３４が接地に保たれながらすべての制
御ゲートラインＣＧＬをＶｐｐに上げることによって達
成される。すべての書込データラインＷＤＬを接地に保
ち、そしてすべてのセルに対する書込選択ラインＷＳＬ
を書込選択トランジスタ１６０のＶェより上の成る電位
に上げることによって、ドレイン１３４は接地に保たれ
る。

この間、ＶＳＳおよび積項ラインＰＴは接地に保たれ、
入力順ＩＴかＶ。Ｃに上げられる。この間代替に、積項
を成る電圧に上げかつ入力順を少なくともＩＶＴ高い電
圧に上げて、フローティングゲート読出トランジスタ１
４０のドレイン１４４からのフローティングゲート１４
８への結合が、キャパシタ１．３０のトンネル誘電体に
わたる充電電界の増加を助けるようにする。後者の代替
が使われるなら書出し選択トランジスタ１５０とフロー
ティングゲート読出トランジスタ１．４０の間を大きな
電流か流れるのを防ぐためにＶ、ｓは浮動であるべきで
ある。この間の他の代替では、入力順か大量の電流が流
れるのを防ぐために接地レベルに保たれなからＶＳＳを
成る電位に上げて充電電界を増大してもよい。

選択的放電は１度に１ワードすつで達成される。

すべてのセルに対する制御ゲートラインＣＧＬは接地に
され、選択されたワードの選択されたセルのみに対する
フローティングゲートトンネルキャパシタ１３０のドレ
イン１３４がＶＰＰ　に上げられる。後者の機能は、選
択ワードの書込選択ラインＷＳＬを、ＶＰＰに書込選択
トランジスタの１ＶＴを加えたものに」二げ、かつ選択
セルのＷＤＬをＶＰＰに上げることによって達成される
。書込選択ラインが接地にあるセル、または書込選択ラ
インがＶｐ　ｐ　＋Ｖ工であるか書込データラインが接
地にあるセルは、選択されず放電されない。

すべての積項は選択的放電中はＯＶに保たれ、すべての
入力項は接地より少なくとも（読出選択トランジスタ１
５０の）ＩＶ□より上に保たれる。

■６．は接地または浮動であってもよい。典型的には、
プログラミング電位Ｖｒｐ　は使われている技術に応じ
て１３と２０ボルトの間であればよく、ＶＴは約１ボル
トである。

上記の典型的なプログラミング電位に対していくつかの
変形が可能である。たとえば、書込選択ラインに高い電
圧を置く着目的はｉｌｌにフローティングゲートトンネ
ルキャパシタ１３０のドレイン］３４と書込データライ
ンとの間に導電経路を与えることなので、セルか（ＷＤ
　Ｌ　＝　Ｏホルトで）充電されるなら、書込選択ライ
ンはＶ工にされるたけでよいことかわかる。Ｖ□とＶＰ
　Ｐ　との間の中間値、たとλばｖｃＣＳ　も十分であ
る。

第１図で示されている従来のセルと違って、第４図のセ
ルは２つの別々のセルデータラインＰＴとＷＤＬを含む
ことに注目されたい。この方策では、したがって、読出
選択トランジスタ１５０またはフローティングケート読
出トランジスタ］１０に対して高いブロクラミング電圧
ＶＰＰ、をｌｊ、える必要はない。結果として、これら
の素子のチャネルの長さはより短くすることができ、そ
れによって読出積項キヤパシタンスを軽減し、セルの電
流利得を増大させ、実質的に回路のスピード性能を向」
ニさせる。

第５図の表を再度参照して、センスモードで第４゛図の
セルを使う典型的な電位か説明される。素子はその寿命
のほとんどでセンスモードになるので、フローティング
ゲートからの電荷損失またはフローティングゲートへの
利得か最小化されなければならない。

素子がセンスモードにあると、積項はすべて最初にバイ
アス電圧ＶＰＴでバイアスされる。５ボルト素子では、
ｖＰＴは約２ボルトであればよい。

さらに、すべての制御ゲートラインＣＧＬは読出電圧■
。９で保たれ、フローティングゲート読出トランジスタ
１４０の充電および放電しきい値の間の値が選択される
。より高いＶｃ　９　　（ＶＴ　Ｃに近い）はより強い
ゲート駆動をもたらすので、センスでより大きい電流が
流れることを可能にする。

他方、より高いＶｃｇは処理の変形および荷電損失のマ
ージンを減らず。有利には、下でもつと詳細に説明され
るように、フローティングゲート読出トランジスタ］４
０はほとんど真性のトランジスタであってもよく、この
場合Ｖ。９は約１ボルトとなりうる。

センス動作を完成させるには、すべてのセルに対するｖ
８．ラインは接地にされ、選択されたセルのみに対する
入力項（すなわち、すべての「入力」項）がＶＣＣにさ
れる。残りの入力項（すなわち、すべての「人力」項）
は０ボルトに保たれる。したがって、特定のセルがその
積項を接地に引き下げるには、チャネルは読出選択トラ
ンジスタ１５０とフローティングゲート読出トランジス
タ１４０の両方に誘導されなければならない。これはセ
ルのフローティングゲート１３８．１４８が充電されて
いて、かつ読出電位ｖｃｇが充電されたトランジスタに
対するしきい値電圧ＶＴＣより低ければ起こることがで
きない。しかし、フローティングゲート１３８．１４８
が放電されると、読出電圧■ｃ９はフローティングゲー
トに既に存在する電位に（Ｊ加のゲート駆動を与えて、
フローティングゲート読出トランジスタ１４０のソース
とドレインとの間にチャネルか存在する。この状況では
、ＰＴかローに引き下げられるかどうかは入力項の電圧
（すなわち入力信号）にほとんど完全に依存する。すな
わち、入力信号がハイなら、ＰＴはローにされる。入力
項ＩＴがローなら、セルはＰＴに対して何の影響も与え
ない。

書込データラインはセンス動作には必要でないので、フ
ローティングゲートトンネルキャパシタ１３０の電圧電
位を制御するために使用することかできる。この発明に
従って、素子がセンスモードにあると、すべての書込デ
ータラインＷＤＬは定電圧ＶＷＤＬに保たれる。その電
位は、書込選択ラインを少なくともＶＷ８．プラスプロ
グラム選択トランジスタ１６０の１．ＶＴに保つことに
よって、書込選択トランジスタ１６０のもとて作成され
たチャネルを介してフローティングゲートトンネルキャ
パシタ される。有利には、ＶＷＤＬ＝Ｖｃｇ、そして便宜上書
込選択ラインＷＳＬはＶＣＣに保たれる。

フローティングゲートトンネルキャパシタ１３０のドレ
イン］３４と制御ゲート］３６はしたがって同じ電圧で
保たれ、以下に示すように、これはトンネル誘電体にわ
たる最悪正味電界を減らす。

ここで説明されている書込およびセンス動作では、いか
なる所与．時間での制御ゲートラインＣＧＬもすべて同
じ電圧にあることがわかる。好ましい実施例では、した
がって、すべての制御ゲートラインは金属の相互接続に
よって一緒に永久的に接続されている。

前述のように、フローティングゲート読出トランジスタ
１４０が実質的に真性トランジスタであることは有利で
あるか本質的ではない。これはデイプリージョンまたは
エンハンスメント注入が必要でないので、素子の製作に
おいてマスキングステップを１つ少なくすることが可能
となる。このトランジスタを本当の真性トランジスタと
異にさせる唯一のチャネルドーピングは、普通はＰ型で
ある、バルクサブストレートに与えられる、光ドピング
である。さらに、実質的に真性のフローティングゲート
トランジスタでは、充電および放電しきい値ＶＴｃおよ
びＶＴｄは約ゼロ（０）ボルトに集中する窓を形成する
。これは約１ボルト以ドの制御ゲート読出電圧Ｖｃｇの
使用を可能にし、それによってトンネル誘電体層の上記
応力を最小化する。薄いトンネル誘電体の形成は製造工
程においては難しいステップであり、ここの長期応力の
減少は処理のためにより大きいマージンを可能とする。

フローティングゲート読出トランジスタ１４０が何らか
のチャネルドーピングを有するなら、Ｖｃｇとｖｗ，Ｌ
の値はそれに応じて変えられる。

第６ａ図はこの発明に従って製造されたセルの平面図を
示す。第６ｂ図は面ｂ−ｂ’からとられた断面であり、
第６ｃ図は面Ｃ−Ｃ′からとられた断面である。素子は
既知の態様で製作できるが、関連応用で述べられている
方法が好ましい。

製造において、読出選択トランジスタ１５０はＮ＋のド
レイン領域１５４とソース領域１５２で形成され、ポリ
２層で形成されている選択ゲート１５６の下にある。同
様に、書込選択トランジスタ１６０はＮ＋のソース領域
１６４とドレイン領域１６２で形成されており、ポリ２
の選択ゲート１６６の下で形成されている。フローティ
ングゲートトランジスタ１４０はＮ４のソース領域１４
２とドレイン領域１４４を含み、フローティングゲート
読出ｌ・ランジスタ１４０のドレイン１４４を形成する
Ｎ＋領領域読出選択トランジスタ１５０のソース１５２
を形成するＮ＋領領域共通である。トンネルキャパシタ
１３０はＮ＋のソース領域１−３２とドレイン領域１３
４、Ｎトープトンネル注入領域２１０、及びゲート構造
を含む。

ゲート構造は薄いトンネル誘電体領域２２０を有する第
１の誘電体層（特に示されていない）、ポリ１層で形成
されているフローティングゲート１３８、中間ポリ誘電
体（示されていない）およびポリ２層で形成されている
制御ゲート１３６を含む。トンネルキャパシタ１３０の
フローティングゲート１３８と制御ゲート１３６をそれ
ぞれ形成するポリ１層およびポリ２層はフローティング
ゲート読出ｌ・ランジスタまで延在して、それぞれ、そ
このフローティングゲート１４８と制御ゲート１４６を
形成する。トンネルキャパシタ１３０のドレイン１３４
を形成するＮ＋領領域、書込選択トランジスタ１６０の
ソース１６４を形成するＮ＋領領域同じである。

第４図で示されているトンネルキャパシタ／フローティ
ングゲート読出トランジスタの組合イつせは、第１図で
示されているトンネルキャパシタ／フローティングゲー
ト読出トランジスタと同じ技術、寸法およびドーピング
レベルを使って製作することができる。これか行なわれ
たと仮定すると、この発明によって可能となった改良は
以下で説明している簡潔な分析を使って量を測ることが
できる。この分析の目的のため、以下のキャパシタンス
が定義される（ＣＧ＝制御ゲート、ＦＧ−フローティン
グゲート）： Ｃｇ　＝ＣＧからＦＧへのキャパシタンスＣｔｕｎｎ　
−１’ンネル領域ドレインからＦＧへのキャパシタンス ＣＣｈ−読出トランジスタチャネルからＦＧへのキャパ
シタンス Ｃ３ｕＩ）、＝サブストレートからＦＧへのキャパシタ
ンス Ｃ５ｕｂＳを形成するキャパシタはトンネルキャパシタ
とフローティングゲート読出トランジスタの間の厚いフ
ィールド酸化物を横切るので、Ｃｓｕｂｓは小さくこの
１次の計算では無視できる。

以下の結合係数も定義される； α９ ｇ →−Ｃｔｕｎｎ 十〇。ｈ ””　＝Ｃｇ　十Ｃｔｕｎｎ　＋ｃｃｈαＣｈ＝Ｃｇ　
＋Ｃｔｌｌｎｎ　＋ＣｃｈＣＣｌ＋　は、フローティン
グゲート読出トランジスタがオフであるときよりもオン
のときの方が大きいことに注意するきべである。これは
トランジスタがオンであると、デイプリージョン領域は
ソースからドレインにすっと延在するからである。

したかってキャパシタはフローティングゲートとチャネ
ル全体の間で形成される。トランジスタがオフであると
、デイプリージョン領域ははるかに小さい。したがって
キャパシタは著しく小さい領域の上に形成される。した
がって結合率α。ｈは「オン」　トランジスタに対して
「オフ」　トランジスタよりも大きい。他の結合率α９
およびαｔｕ。。もフローティングゲート読出トランジ
スタの状態に依存するが、これらの量を定義する分数の
分母はＣ６ｈが変化する範囲よりもはるかに大きいので
、はるかに小さい量で依存する。

上記の定義を使って、以下の電圧がセンス中の第１図の
従来のセルのフローティングゲートに存在する。フロー
ティングゲート読出トランジスタは真性のしきい値（フ
ローティングゲートに電荷はない）ＶＴ　ｏ；＝Ｏを有
すると仮定する。したがって充電されたしきい値ＶＴｏ
は０よりも大であり、放電されたしきい値ＶＴｄは０よ
りも小さい。

（ａ）　　従来のセル、放電状態、しきい値＝ＶＴｄ　
　　・ ＶＦ　＝ｃｒ９ＶＴ　ｏ　十ａｑ　Ｖｃ　ｑ十Ｖｄ　（
ａｔｕｎｎ＋αｃｈ） ＋αｑｌＶｖ　　ｄ 従来のセル、充電状態、しきい値＝Ｖ （ｂ） Ｔ　Ｃ： ＶＦｅαｇＶＴｏ十α９Ｖｃｇ ＋Ｖｄ（ａｔｕｎｎ十αｃｈ） α９ＶＴｃ 前に説明したように、セルが選択されているかと゛うか
（たとえばＩ　Ｔ＝Ｖｃ　ｃ　）および積項に接続され
ている別のセルがそれを引き下げているかどうかによっ
て、ｖｄはこの従来のセルで変化する。典型的にはＶｄ
は０と２ボルトの間で変化する。

同様に、次の電圧がセンス中の第４図のセルのフローテ
ィングゲートに存在する。フローティングゲート読出ト
ランジスタ１４０は再度真性しきい値電圧ＶＴｏｚＯを
有すると仮定する。前に説明したように、第５図の表に
従って、ＷＤＬおよびフローティングゲートトンネルキ
ャパシタ１３０のドレイン１３４はこの説明のために、
制御ゲートラインの読出電圧（ＶＣＩＪ　）と等しい電
圧を有すると仮定する。

（Ｃ）　この発明のセル、放電状態、しきい値−ＶＴ　
ｄ ｖ、　　−（Ｘ９　　ＶＴ　Ｏ＋（１’ｌ　　ＶＣ９＋
αｔ　ｕｎ　ｎ　　Ｖｃ　！ｌ　　＋ａｃ　ｈ　　ｖｄ
±（α９＋αｔｕｎｎ）ｌＶＴｄ （ｄ）　　この発明のセル、充電状態、しきい値＝ｖＴ
　ｃ　： Ｖ［”α！ＩＶＴＯ＋αｇＶｃｇ 十αｔｕｎ　ｎ　Ｖｃｇ＋ａＣｈ　ｖｄ＋（α９＋αｔ
ｕｎｎ）（ＶＴｃ） ｖｄは従来のセルで変化するのと同じ程度でこの発明の
セルにおいても変化するが、等式での相違はＶＦへの影
響を少し変える。

例示的に、競争技術のため、従来のセルまたはこの発明
のセルを製作するために次の処理パラメータを使うこと
ができる： ＣＧ／Ｆ　Ｇ共通領域＝５６μｍ２ 有効トンネル誘電体領域＝１．４μｍ２有効トンネルキ
ヤパシタ領域（小さい方のトンネル誘電体領域）＝２．
２μｍ２ ＦＧ読出トランジスタ：ＦＧ／有効有効トランジス タ５域−５，９２μｍ２ ＦＧ読出トランジスタ有効チャネル幅＝３．７μｍ トンネル誘電体厚さ＝８０人 ＦＧからサブストレーＩ・へのゲート酸化物厚さ一２９
５人 ＣＧからＦＧへの中間ポリ誘電体等価酸化物厚さ＝４２
０人 上記のパラメータは以下の結合係数をもたらす：α９　
＝７４．６％ αｔｕｎ　ｎ　＝１４．０％ α。ｈ　＝１．４％（充電セル） α。ｈ＝５．３％（放電セル） これ、らの値を上記のＶＦの等式に挿入して、トンネル
キャパシタのドレインの電圧を減算（従来のセルはＶｄ
、そしてこの発明のセルはＶｃｇ）すると、充電および
放電しきい値電圧■工。および１ＶＴｄ　ｌの関数とし
て、トンネル誘電体にわたる電圧ΔＶ１ｕｎｌＴｏｘの
等式が得られる。これらの等式は、第７図において示さ
れている。この発明のセルに対して曲線は２本しか示さ
れておらず、従来のセルに対しては４本が示されている
、なぜならこの発明におけるＶｄとフローティングゲー
トとの間の結合は非常に小さいからである。

従来のセルを説明するのに、Ｖｄの変化がΔＶ□ｕｎｎ
ＯＸにより大きい影響があるので、さらに２本の曲線か
必要である。セルが選択されていないときはｖｄ＝ｏｖ
であり、セルが選択されているときはＶｄ＝２Ｖである
と仮定する。

データ保存に対する２つのセル構造を比較する目的のた
め、それぞれの最悪状態を比較することが必要である。

第７図では放電された従来のセルでは、セルか選択され
るよりも選択されていない方がトンネル誘電体にわたる
電界はより強いことを示す。したがって、電子はトンネ
ル誘電体をもっと自由にトンネル動作するので、選択さ
れないセルが最悪の場合である。同様に、充電された従
来のセルでは、セルか選択された方が最悪の場合が起こ
る。

トンネル誘電体にわたる電界は、従来のセルの最悪の状
態の場合よりも、この発明のセルの方がかなり弱いこと
がわかる。これは１ボルトより高いすべてのＩＶＴＩの
すべてに少なくともあてはまるが、その部分の寿命中に
予期される最も低いＶＴ　　ｌである。したがって、こ
の発明のセルは最悪の状態で動作する従来のセルよりも
長い期間そのプログラムされたデータを保持する。

さらに、ファウラー−ノルドハイムトンネルを使用する
すべてのフローティングゲートセルにおいては、ＶＴＣ
およびＴＴｄの値は、トンネル誘電体にわたる電界の大
きさにほとんど依存する種々の現象が原因で素子の寿命
に伴なって衰えることが４つかった。したがってより弱
い電界はこの減衰の割合を下げるという付加の利点を与
える。この発明のセルを組込んだ素子のメーカはしたか
ってその部分に対してより長い寿命を指定することかで
きる。代替に、素子の指定寿命が延長されなければ、Ｖ
Ｔｃ／ＶＴｄ窓はその部分の指定寿命の終イつりでは、
従来のセルよりも大となる。より大きい最終寿命特恵は
、トンネル誘電体の厚さの変形により大きな設計マージ
ンおよび大きな耐性を可能とする。これはさらに、フロ
ーティングゲート読出トランジスタの増大した利得およ
び積項の減少したキャパシタンスによって高速部分のよ
り大きい分散の結果となる。第７図は、従来のセルでは
典型的な最終寿命時の値であるＶＴＣ＝１゜５Ｖそして
ｖＴｄ＝−１−■にしきい値電圧か衰退したときさえ、
この発明のセルは最悪の場合の従来のセルよりもかなり
小さいΔＶｔｕｎｎＯｘおよびトンネル誘電体電界を有
することを示す。

前述のように、センスモードでのこの発明のセルの書込
データラインの電圧ｖｗＤ、は■。ｇ以外の定電圧であ
ってもよい。ＶＷＤＬの異なる値は第７図の破線を上げ
るまたは下げる影響があることかわかる。したがって、
この発明のセルはメカの特定のニーズに適合させること
ができる。

たとえば、充電されたセルの電荷損失を防くために何ら
かの他の機構か設けられている、または充電されたセル
からの電荷損失が製作工程において固有に防がれている
なら、適当な■ッ、１−を選択することによって放電セ
ルでの充電利得を防ぐためにチップの設計を最適化する
ことができる。

この発明はここの特定の実施例に関して説明された。本
明細書を読むと、当業者にとって明白であるように、多
数の変形か可能である。たとえば、ここで示されている
または説明されているすべてのトランジスタはＰ型サブ
ストレート ネルトランジスタであるが、ＮサブストレートでのＰチ
ャネルトランジスタが代わりに使えることも理解される
。別の例として、この発明のセルはＥＥＰＬＤのＡＮＤ
アレイで使われるものと示されているが、ＯＲアレイま
たはたとえば出力論理マクロセルのようなＥＥＰＬＤの
他のプログラム可能コンポーネントにおいてプログラム
可能性を達成するために使うことができることは理解さ
れる。これは冗長性のヒユーズ、およびＥＥＰＲＯＭを
含めた非ＥＥＰＬＤ素子でも使うことができる。他の例
として、第６図はこの発明のセルの２重ポリ構造を示す
が、この発明はトンネルキャパシタの制御ゲートがソー
スドレイン拡散から形成される単一のポリ技術を含む他
の技術と等価に適合できる。さらに、書込工程が全体的
充電に続いて選択的放電として説明されているが、この
発明はいかなる書込工程に対しても同等によく働く。

たとえば、全体的放電の後の選択的充電も、個々のセル
の選択的充電と放電が働くように働く。さらに、上記の
説明はトンネルキャパシタドレインの電圧を制御するた
めにＶＷＤＬを使うが、代わりにｖｗＤ，を高い電圧に
保ってＶＷ，Ｌを適当に変化させることができるのも理
解される。ここではトンネルキャパシタドレインの電圧
はＶＷＳ、−Ｖ丁である。これらすべての変形およびそ
の他は特許請求の範囲で定義されているように本発明の
範囲内にあると意図される。

【図面の簡単な説明】

第１図は先行技術のセルを概略的に示す。 第２図は第１図で示されているセルで使う典型的なバイ
アス電圧を示す。 第３図はこの発明を実現することかできる電気的消去可
能プログラム可能論理素子を示す。 第４図はこの発明に従って構成されたセルを概略的に示
す。 第５図は第４図で示されているセルで使う典型的なバイ
アス電圧を示す。 第６ａ図は第４図で示されているセルを製作するために
使うことができるレイアウトの平面図である。 第６ｂ図および第６ｃ図はそれぞれ面ｂ−ｂ’および面
ｃ−ｃ’　に沿った第６ａ図のレイアウトの断面図であ
る。 第７図は第１図のセルに対して第４図のセルの利点を説
明するのに役立つ図である。 図において１３０は第１のフローティングゲートトンネ
ルキャパシタ、１３２はソース、１３４はドレイン、１
３６は制御ゲート、１３８はフローティングゲート、１
４０はフローティングゲート読出トランジスタ、１４２
はソース、１４４はドレイン、１４６は制御ゲート、１
４８はフローティングゲート、１５０は読出選択トラン
ジスタ、１−５２はソース、１５４はドレイン、１５６
は選択ゲート、］６０は書込選択トランジスタ、１６２
はドレイン、］６４はソース、１６６は選択ゲート、２
２０はトンネル誘電体層、１００はＡＮＤアレイ、１０
６は制御装置、２１０はトンネル接合領域、１１０はメ
モリセルである。 特許出願人　アドバンスト・マイクロ・ディバインズ・
インコーボレーテット

Claims (28)

【特許請求の範囲】
1. （１）第１の端子（１３４）および第２の端子（１３６
   ）を有しかつフローティングゲートおよび前記第１の端
   子の間に発生したフィールドに応答して前記第１の端子
   とトンネル動作の連絡状態となるフローティングゲート
   （１３８）を有する第１のフローティングゲートトンネ
   ルキャパシタ（１３０）を含み、さらに 前記フローティングゲートの電荷に変更が望まれない間
   は前記第２の端子に関して実質的に一定である電圧に前
   記第１の端子を維持するための手段（１０２、１６０）
   を含む、装置。
2. （２）前記電圧が前記期間中は前記第２の端子と同じ電
   圧である、請求項１に記載の装置。
3. （３）さらに、 前記第１のフローティングゲートトンネルキャパシタと
   でアレイ（１００）を構成する複数個の付加フローティ
   ングゲートトンネルキャパシタ（１１０）と、 センスモード中に前記アレイの前記トンネルキャパシタ
   の選択されたサブセットの充電レベルに応答する回路（
   １１２、１０４）とを含み、前記維持手段は、前記セン
   スモードの間前記第１のフローティングゲートトンネル
   キャパシタが前記選択されたサブセットの中にあるかど
   うかとは無関係に動作する、請求項１に記載の装置。
4. （４）ドレイン（１３４）、フローティングゲート（１
   ３８）および制御ゲート（１３６）を有するフローティ
   ングゲートトンネルキャパシタ（１３０）と、 書込動作中に前記トンネルキャパシタの前記フローティ
   ングゲートに望ましい充電レベルを書込むための書込手
   段（１０２、１６０）と、 センス動作中に前記トンネルキャパシタの前記フローテ
   ィングゲートに対して充電レベルをセンスするためのセ
   ンス手段（１４０、１５０）と、前記センス動作中に前
   記トンネルキャパシタの前記ドレインをセンスモードド
   レイン電圧に維持するための手段（１０２、１６０）と
   を含み、前記センスモードドレイン電圧が前記センス動
   作中は前記トンネルキャパシタの前記制御ゲートの電圧
   に対して実質的に一定のままである、不揮発性メモリ装
   置。
5. （５）前記センス動作中は前記センスモードドレイン電
   圧が前記トンネルキャパシタの前記制御ゲートの前記電
   圧と同じである、請求項４に記載の装置。
6. （６）書込選択信号および読出選択信号で使用するため
   に、前記装置がさらに書込データライン（ＷＤＬ）を含
   み、前記書込手段が、 前記書込動作中に前記トンネルキャパシタの前記制御ゲ
   ートおよび前記書込データラインに望ましい書込電位を
   与えるための手段（１０２、ＣＧＬ）と、 前記書込動作中に前記書込選択信号に応答して前記トン
   ネルキャパシタの前記ドレインで前記書込データライン
   の電位を選択的に結合または減結合するための手段（１
   ０２、１６０）とを含み、維持するための前記手段が、 前記センス動作中に前記書込データラインに前記読出選
   択信号の状態と無関係に前記センスモードドレイン電圧
   を与えるための手段（１０２）と、前記センス動作中に
   前記読出選択信号の状態と無関係に前記書込データライ
   ンの電位を前記トンネルキャパシタの前記ドレインに結
   合するための手段（１６０）とを含む、請求項４に記載
   の装置。
7. （７）活性および不活性の状態を有する読出選択信号で
   使用するために、前記センス手段が前記センス動作にお
   いて前記読出選択信号が活性の場合のみ前記トンネルキ
   ャパシタの前記フローティングゲートの充電レベルをセ
   ンスするための手段（１５０）を含み、前記トンネルキ
   ャパシタの前記ドレインが前記センス動作において前記
   読出選択信号の状態と無関係に前記センスモードドレイ
   ン電圧に保たれる、請求項４に記載の装置。
8. （８）さらに書込選択信号で使うために、前記書込選択
   信号が前記読出選択信号と異なり、前記装置がさらに書
   込データライン（ＷＤＬ）を含み、前記書込手段が、 前記書込動作中に望ましい書込電位を前記トンネルキャ
   パシタの前記制御ゲートと前記書込データラインに与え
   るための手段（１０２、ＣＧＬ）と、 前記書込動作において前記書込選択信号に応答して前記
   トンネルキャパシタの前記ドレインに前記書込データラ
   インの電位を選択的に結合または減結合するための手段
   （１０２、１６０）とを含み、 維持するための前記手段が、 前記センス動作において前記書込データラインに前記読
   出選択信号の状態と無関係に前記センスモードドレイン
   電圧を与えるための手段（１０２）と、 前記センス動作において前記読出選択信号の状態と無関
   係に前記トンネルキャパシタの前記ドレインに前記書込
   データラインの電位を結合するための手段（１６０）と
   を含む、請求項７に記載の装置。
9. （９）前記センス動作において前記センスモードドレイ
   ン電圧が前記トンネルキャパシタの前記制御ゲートの前
   記電圧と同じである、請求項８に記載の装置。
10. （１０）前記センス手段が、 ソース（１４２）、ドレイン（１４４）、フローティン
    グゲート（１４８）、および制御ゲート（１４６）を有
    するフローティングゲート読出トランジスタ（１４０）
    を含み、前記フローティングゲート読出トランジスタの
    前記フローティングゲートが前記トンネルキャパシタの
    前記フローティングゲートと共通であり、また前記フロ
    ーティングゲート読出トランジスタの前記制御ゲートが
    前記トンネルキャパシタの前記制御ゲートと共通であり
    、さらに 前記センス動作において前記フローティングゲート読出
    トランジスタの前記制御ゲートを、前記フローティング
    ゲート読出トランジスタの前記ソース領域の電位と相関
    するセンス電位Ｖ＿ｃ＿ｇに維持するための手段（１０
    ２、ＣＧＬ）を含み、前記センス電位Ｖ＿ｃ＿ｇが前記
    フローティングゲート読出トランジスタの充電および放
    電しきい値電圧の間にあり、前記フローティングゲート
    読出トランジスタの前記ソースおよびドレインとの間の
    チャネルの存在または不存在が前記トンネルキャパシタ
    の前記フローティングゲートの充電レベルを表わし、 前記フローティングゲート読出トランジスタが実質的に
    は真性トランジスタである、請求項４に記載の装置。
11. （１１）ドレイン（１３４）、フローティングゲート（
    １３８）、および制御ゲート（１３６）を有するフロー
    ティングゲートトンネルキャパシタ（１３０）と、 ソース（１４２）、ドレイン（１４４）、フローティン
    グゲート　（１４８）および制御ゲート（１４６）を有
    するフローティングゲート読出トランジスタ（１４０）
    とを含み、前記読出トランジスタの前記フローティング
    ゲートが前記トンネルキャパシタの前記フローティング
    ゲートに結合され、前記読出トランジスタの前記制御ゲ
    ートが前記トンネルキャパシタの前記制御ゲートに結合
    され、前記読出トランジスタの前記ソースがＶ＿ｓ＿ｓ
    電位に結合することができ、さらに ソース（１５２）、ドレイン（１５４）および選択ゲー
    ト（１５６）を有する読出選択トランジスタ（１５０）
    を含み、前記読出選択トランジスタの前記ソースが前記
    フローティングゲート読出トランジスタの前記ドレイン
    に結合されており、さらに ドレイン（１６２）、ソース（１６４）および選択ゲー
    ト（１６６）を有する書込選択トランジスタ（１６０）
    を含み、前記書込選択トランジスタの前記ソースが前記
    トンネルキャパシタの前記ドレインに結合される不揮発
    性メモリ装置。
12. （１２）前記フローティングゲート読出トランジスタが
    実質的に真性トランジスタである、請求項１１に記載の
    装置。
13. （１３）さらに、読出選択出力（ＩＴ）が前記読出選択
    トランジスタの前記選択ゲートに結合され、前記書込選
    択出力（ＷＳＬ）が前記書込選択トランジスタの前記選
    択ゲートに結合され、書込データ出力（ＷＤＬ）が前記
    書込選択トランジスタの前記ドレインに結合され、制御
    ゲート出力（ＣＧＬ）が前記トンネルキャパシタおよび
    前記フローティングゲート読出トランジスタの前記制御
    ゲートに結合されている制御回路（１０２）を含み、前
    記制御回路が少なくともセンスモードと書込モードを有
    し、前記制御回路が前記書込モードで動作するときは前
    記書込選択出力に書込選択信号を与え、前記フローティ
    ングゲートトンネルキャパシタの前記フローティングゲ
    ートを充電または放電するために、前記制御ゲート出力
    と前記書込データ出力にわたり書込電位差を与え、前記
    制御回路がセンスモードで動作するときは前記読出選択
    出力で読出選択信号を与え、前記制御ゲート出力で一定
    のＶ＿ｃ＿ｇ電位を与え、前記書込データ出力で一定の
    Ｖ＿Ｗ＿Ｄ＿Ｌ電位を与え、および前記トンネルキャパ
    シタの前記ドレインの電位が前記書込選択トランジスタ
    の前記ドレインの電位と実質的に等しいために十分な電
    位を前記書込選択出力に与える、請求項１１に記載の装
    置。
14. （１４）前記Ｖ＿Ｗ＿Ｄ＿Ｌ電位が前記Ｖ＿ｃ＿ｇ電位
    と実質的に等しい、請求項１３に記載の装置。
15. （１５）前記フローティングゲート読出トランジスタの
    前記フローティングゲートが充電状態および放電状態を
    有し、前記充電状態ではＶ＿Ｔ＿Ｃのしきい値電圧を有
    し、前記放電状態ではＶ＿Ｔ＿ｄのしきい値電圧を有し
    、Ｖ＿ｃ＿ｇがＶ＿Ｔ＿ｄおよびＶ＿Ｔ＿Ｃの間である
    、請求項１４に記載の装置。
16. （１６）第１の導電型のサブストレート（２００）と、 前記サブストレートに設けられた第２の導電型のトンネ
    ルキャパシタのソース領域（１３２）およびドレイン領
    域（１３４）を含むトンネルキャパシタ（１３０）とを
    含み、前記トンネルキャパシタのソース領域およびドレ
    イン領域がその間にトンネルキャパシタチャネルを規定
    するために互いに間隔があけられており、さらに 前記サブストレートに設けられた前記第２の導電型のフ
    ローティングゲート読出トランジスタのソース領域（１
    ４２）およびドレイン領域（１４４）を含むフローティ
    ングゲート読出トランジスタ（１４０）を含み、その間
    にフローティングゲート読出トランジスタチャネルを規
    定するために互いに間隔があけられ、前記フローティン
    グゲート読出トランジスタが前記トンネルキャパシタか
    ら分離され、さらに 前記サブストレートの上に設けられたフローティングゲ
    ート（１３８、１４８）を含み、前記フローティングゲ
    ートが前記トンネルキャパシタチャネルの位置と対応す
    る第１の部分（１３８）および前記フローティングゲー
    ト読出トランジスタチャネルの位置と対応する第２の部
    分（１４８）を有し、さらに 前記トンネルキャパシタチャネルと前記フローティング
    ゲートの部分の間に設けられたトンネル誘電体層（２２
    ０）と、 前記フローティングゲートの上に設けられた制御ゲート
    （１３６、１４６）とを含み、前記制御ゲートが前記ト
    ンネル誘電体層に対応する第１の部分（１３６）および
    前記フローティングゲート読出トランジスタチャネルに
    対応する第２の部分（１４６）を有し、さらに 前記サブストレートの上に設けられた書込選択トランジ
    スタ（１６０）を含み、前記書込選択トランジスタがド
    レイン（１６２）、ソース（１６４）およびゲート（１
    ６６）を有し、前記書込選択トランジスタの前記ソース
    が前記トンネルキャパシタドレイン領域に結合されてい
    る、不揮発性メモリ装置。
17. （１７）さらに制御装置（１０２）を含み、書込動作中
    に前記書込選択トランジスタの前記制御ゲートと前記ド
    レインとの間に書込電位差を与え、前記書込動作中にお
    いて前記書込選択トランジスタの前記ゲートに書込選択
    信号を与えて前記書込選択トランジスタの前記ソースと
    ドレインとの間の導通を選択的に能動化または非能動化
    する、請求項１６に記載の装置。
18. （１８）さらに、 ソース（１５２）、ドレイン（１５４）およびゲート（
    １５６）を有し前記サブストレートの上に設けられた読
    出選択トランジスタ（１５０）を含み、前記読出選択ト
    ランジスタの前記ソースが前記フローティングゲート読
    出トランジスタのドレインに結合され、 前記制御装置がさらにセンス動作中に前記読出選択トラ
    ンジスタの前記ゲートに読出選択信号を与えて前記読出
    選択トランジスタの前記ソースとドレインの間に導通を
    選択的に能動化または非能動化し、さらに前記センス動
    作中に前記書込選択トランジスタの前記ゲートに前記書
    込選択トランジスタの前記ソースと前記ドレインとの間
    に導通を能動化するのに十分な電位を与え、さらに前記
    センス動作中に所与の読出電位を前記トンネルキャパシ
    タの前記制御ゲートに与え、さらに前記センス動作中に
    前記書込選択トランジスタの前記ソースに一定電圧を与
    える、請求項１７に記載の装置。
19. （１９）前記一定電圧が前記所与の読出電位と実質的に
    等しい、請求項１８に記載の装置。
20. （２０）前記トンネル誘電体層と対応して前記サブスト
    レートに設けられた前記第２の導電型のトンネル接合領
    域（２１０）をさらに含む、請求項１８に記載の装置。
21. （２１）メモリセル（１１０）のアレイ（１００）を含
    む不揮発性メモリ装置であって、前記アレイの前記セル
    の各々がフローティングゲートトンネルキャパシタ（１
    ３０）を含み、前記アレイがそれぞれＭセルのＮワード
    に構成され、前記アレイがさらに前記ワードの各々に対
    して入力項を有し、前記ワードの各々に対して書込選択
    ラインを有し、すべての前記ワードの各対応するセルに
    対して積項を有し、すべての前記ワードの各々の対応す
    るセルに対して書込データラインを有し、前記ワードの
    各々の所与の１個に対する前記入力項が前記ワードの前
    記所与の１個に対する前記書込選択ラインと異なる、装
    置。
22. （２２）すべての前記ワードの前記対応するセルの各々
    の所与の１個の前記積項が、すべての前記ワードの前記
    対応するセルの前記所与の１個の前記書込データライン
    と異なる、請求項２１に記載の装置。
23. （２３）前記アレイの前記セルの各々にある前記フロー
    ティングゲートトンネルキャパシタがドレイン（１３４
    ）、フローティングゲート　（１３８）、制御ゲート（
    １３６）を含み、各特定ワードのすべてのセルの前記フ
    ローティングゲートトンネルキャパシタの制御ゲートが
    共通である、請求項２２に記載の装置。
24. （２４）前記アレイの前記セルの各々がさらに、 ソース（１４２）、ドレイン（１４４）、フローティン
    グゲート（１４８）、および制御ゲート（１４６）を有
    するフローティングゲート読出トランジスタ（１４０）
    を含み、前記セルの前記フローティングゲート読出トラ
    ンジスタの前記フローティングゲートが前記セルの前記
    トンネルキャパシタの前記フローティングゲートに接続
    され、前記セルの前記フローティングゲート読出トラン
    ジスタの前記制御ゲートが前記セルの前記トンネルキャ
    パシタの前記制御ゲートに接続され、さらに ソース（１５２）、ドレイン（１５４）、選択ゲート（
    １５６）を有する読出選択トランジスタ（１５０）を含
    み、前記セルの前記読出選択トランジスタの前記ソース
    が前記セルの前記フローティングゲート読出トランジス
    タの前記ドレインに結合され、前記セルの前記読出選択
    トランジスタの前記ドレインが前記セルの積項に結合さ
    れ、前記セルの前記読出選択トランジスタの前記選択ゲ
    ートが前記セルの入力項に結合され、さらにドレイン（
    １６２）、ソース（１６４）および選択ゲート（１６６
    ）を有する書込選択トランジスタ（１６０）を含み、前
    記セルの前記書込選択トランジスタの前記ソースが前記
    セルの前記トンネルキャパシタの前記ドレインに結合さ
    れ、前記セルの前記書込選択トランジスタの前記ドレイ
    ンが前記セルの書込データラインに結合され、前記セル
    の前記書込選択トランジスタの前記選択ゲートが前記セ
    ルの書込選択ラインに結合されている、請求項２１に記
    載の装置。
25. （２５）さらに制御回路（１０２）を有し、それは 前記アレイの前記入力項の各々に対応し結合されている
    読出ワード出力と、 前記アレイの前記書込選択ラインの各々に対応しまた結
    合されている書込ワード出力と、 前記アレイの前記書込データラインの各々に対応しまた
    結合されている書込データ出力と、前記ワードの所与の
    １個の各々に対応しかつ前記ワードの所与の１個のすべ
    てのセルのフローティングゲートトンネルキャパシタの
    制御ゲートに結合されている制御ゲート出力とを含み、 前記制御回路が少なくともセンスモードおよび書込モー
    ドを有し、前記制御回路が前記書込モードで動作すると
    きは前記書込ワード出力に書込選択信号を与え、前記制
    御ゲート出力および前記書込データ出力の望ましいもの
    の間に書込電位差を与え、前記制御回路が前記センスモ
    ードで動作するときは前記読出ワード出力で前記読出選
    択信号を与え、前記制御回路が前記センスモードで動作
    するときは前記アレイの各所与のセルのトンネルキャパ
    シタのドレインの電位が前記所与のセルの書込選択トラ
    ンジスタのドレインの電位と実質的に等しいように十分
    な電位を前記書込ワード出力のすべてにさらに与え、前
    記制御回路が前記センスモードで動作するときは前記制
    御ゲート出力のすべてに読出電位を与え、すべての前記
    書込データ出力で同じ読出電位を与える、請求項２４に
    記載の装置。
26. （２６）前記制御回路が前記制御ゲート出力のすべてを
    一緒に接続するコンダクタをさらに含む、請求項２５に
    記載の装置。
27. （２７）前記アレイが前記制御回路の前記読出ワード出
    力が前記ＡＮＤアレイへの入力を構成するプログラム可
    能ＡＮＤアレイであり、前記積項が前記ＡＮＤアレイの
    積項出力を構成し、前記ＡＮＤアレイの前記セルのプロ
    グラムされたデータのパターンが前記入力のどれが一緒
    にワイヤＡＮＤされて前記積項の各々を形成するかを示
    し、前記装置が前記積項の特定サブセットの論理的ＯＲ
    を示す信号を与えるために論理的ＯＲ手段をさらに含む
    、請求項２５に記載の装置。
28. （２８）メモリセル（１１０）のアレイ（１００）を含
    む不揮発性メモリ装置であって、前記アレイがそれぞれ
    ＭセルのＮワードに構成され、前記アレイが各前記ワー
    ドに対して入力項を、各前記ワードに対して書込選択ラ
    インを、すべての前記ワードの各対応するセルに積項を
    、そしてすべての前記ワードの各対応するセルに書込デ
    ータラインをさらに有し、前記ワードの所与の１個に対
    する前記入力項が前記ワードの所与の前記１個の前記書
    込選択ラインと異なり、前記アレイの前記セルの各々が
    、 ドレイン（１３４）、フローティングゲート（１３８）
    、制御ゲート（１３６）を有するフローティングゲート
    トンネルキャパシタ（１３０）と、 ソース（１４２）、ドレイン（１４４）、フローティン
    グゲート（１４８）および制御ゲート（１４６）を有す
    るフローティングゲート読出トランジスタ（１４０）と
    を含み、前記セルの前記フローティングゲート読出トラ
    ンジスタの前記フローティングゲートが前記セルの前記
    トンネルキャパシタの前記フローティングゲートに接続
    され、前記セルの前記フローティングゲート読出トラン
    ジスタの前記制御ゲートが前記セルの前記トンネルキャ
    パシタの前記制御ゲートに接続され、さらに ソース（１５２）、ドレイン（１５４）および選択ゲー
    ト（１５６）を有する読出選択トランジスタ（１５０）
    を含み、前記セルの前記読出選択トランジスタの前記ソ
    ースが前記セルの前記フローティングゲート読出トラン
    ジスタの前記ドレインに接続され、前記セルの前記読出
    選択トランジスタの前記ドレインが前記セルの積項に接
    続され、前記セルの前記読出選択トランジスタの前記選
    択ゲートが前記セルの入力項に接続され、さらにドレイ
    ン（１６２）、ソース（１６４）および選択ゲート（１
    ６６）を有する書込選択トランジスタ（１６０）を含み
    、前記セルの前記書込選択トランジスタの前記ソースが
    前記セルの前記トンネルキャパシタの前記ドレインに接
    続され、前記セルの前記書込選択トランジスタの前記ド
    レインが前記セルの書込データラインに接続され、前記
    セルの前記書込選択トランジスタの前記選択ゲートが前
    記セルの書込選択ラインに接続され、前記装置がさらに
    、制御回路（１０２）を有し、それは 前記アレイの前記入力項の各々に対応しまた結合されて
    いる読出ワード出力と、 前記アレイの前記書込選択ラインの各々に対応しまた結
    合される書込ワード出力と、 前記アレイの前記書込データラインの各々に対応しまた
    結合される書込データ出力と、 前記アレイのすべてのセルのフローティングゲートトン
    ネルキャパシタの制御ゲートに結合される制御ゲート出
    力とを含み、 前記制御回路が少なくともセル充電モード、セル放電モ
    ードおよびセンスモードを有し、 前記制御回路が前記セル充電モードで動作するときは少
    なくとも前記書込ワード出力の選択された個々に書込選
    択信号を与え、前記制御ゲート出力で高い電圧を与え、
    少なくとも前記書込データ出力の選択された個々に実質
    的に接地電位を与え、前記制御回路が前記セル放電モー
    ドで動作するときは少なくとも前記書込ワード出力の選
    択された個々に書込選択信号を与え、前記制御ゲート出
    力で実質的に接地電位を与え、また少なくとも前記書込
    データ出力の選択された個々に高い電圧を与え、 前記制御回路が前記センスモードで動作するときは前記
    読出ワード出力で前記読出選択信号を与え、前記制御ゲ
    ート出力で読出電位Ｖ＿ｃ＿ｇを与え、すべての前記書
    込データ出力で前記読出電位Ｖ＿ｃ＿ｇを与え、すべて
    の前記書込ワード出力に少なくとも前記読出電位Ｖ＿ｃ
    ＿ｇプラス前記書込選択トランジスタの１個のＶ＿Ｔの
    電位ぐらい高い電位を与える、装置。