DE68923487T2

DE68923487T2 - Elektronischer Speicher.

Info

Publication number: DE68923487T2
Application number: DE68923487T
Authority: DE
Inventors: Michael Briner; Nader Radjy
Original assignee: Advanced Micro Devices Inc
Current assignee: Vantis Corp
Priority date: 1988-06-15
Filing date: 1989-06-07
Publication date: 1996-03-21
Anticipated expiration: 2009-06-08
Also published as: JP2688612B2; ATE125385T1; EP0582319A2; EP0347093B1; DE68923487D1; US5005155A; EP0347093A3; EP0347093A2; EP0582319A3; JPH02103796A

Description

Die vorliegende Anmeldung steht in Zusammenhang mit der mitanhängigen europäischen Patentanmeldung 86 304 038.2 (EP-A-0 204498).
Die vorliegende Erfindung betrifft elektrisch löschbare programmierbare Speicherzellen und insbesondere zur Verwendung in programmierbaren Logikanordnungen optimierte Zellen.
Eine typische programmierbare Logikanordnung (PLA), die eine Art programmierbare Logikvorrichtung ist, weist mehrere Eingangsanschlüsse aut, die eine programmierbare UND-Anordnung speisen, wobei deren Ausgang entweder eine feste oder eine programmierbare ODER-Anordnung speist. Der Ausgang der ODER-Anordnung kann vor der Bereitstellung an extemen Packungspins durch eine Ausgangsschaltung laufen oder nicht. Die Ausgänge der UND-Anordnung bilden Produktanschlüsse und die Anordnung ist derart programmierbar, daß sie die für eine UND-Verknüpfung vorgesehenen Eingänge auswählt, um so die einzelnen Produktanschlüsse zu bilden. Eine typische Vorrichtung mit den zuvor genannten Elementen ist die Vorrichtung AMPAL22V10, die in den im Oktober 1986 veröffentlichten Spezifikationen dazu beschrieben ist. Es sei darauf hingewiesen, daß aufgrund der Gesetze der Boole'schen Algebra jede UND-Anordnung gleichermaßen als ODER-Anordnung angesehen werden kann, und umgekehrt, und jede der beiden oder beide zusammen können in anderen Formen in einer kombinatorischen Logikanordnung verwendet werden.
Programniierbare Zellen zur Verwendung in programmierbaren Logikvorrichtungen sind üblicherweise in Wörter unterteilt, wobei jedes Wort einen Eingangsanschluß und jede Zellenreihe an entsprechenden Stellen in verschiedenen Wörtern einen Produktanschluß repräsentiert. Jede Zelle weist zwei Zustände auf: einen, in dem der einer Zelle zugeordnete Eingang auf den Produktanschluß wirkt, und einen, in dein dies nicht der Fall ist. Sämtliche Eingänge, deren Zellen zum Einwirken auf einen Produktänschluß programmiert sind, sind miteinander UND-verdrahtet, um das sich ergebende Produktanschlußsignal zu erzeugen.
Zellen werden typischerweise durch den Benutzer programmiert, indem entweder eine ausgewählte Sicherung zerstört oder Floating-Gate eines MOS-Transistors elektrisch programmiert wird. Es hat sich als besonders vorteilhaft herausgestellt, Floating-Gate- MOS-Transistoren zu verwenden, die durch Verwendung von Fowler-Nordheim-Tunnelung programrnierbar und löschbar gemacht sind. Die sich ergebende programmierbare Logikvorrichtung wird oftmals als EEPLD (Electrically Erasable and Programmable Logic Device) bezeichnet.
Fig. 1 zeigt eine typische Zelle zur Verwendung in einer EEPLD. Sie weist einen Floating- Gate-Tunnelkondensator 12, einen Floating-Gate-Lesetransistor 12 und einen Wahltransistor 14 auf. Der Floating-Gate-Tunnelkondensator 10 und der Floating-Gate-Lesetransistor 12 haben ein gemeinsames Steuergatter 16 und ein gemeinsames floatendes Gatter 18, das physisch unter dem Steuergatter 16 angeordnet ist. Der Drain-Bereich des Floating-Gate-Tunnelkondensators 10 ist mit einem Schaltungspunkt 20 verbunden, der ferner mit dem Drain-Anschluß des Floating-Gate-Lesetransistors 12 und dem Source- Anschluß des Wahltransistors 14 verbunden ist. Der Source-Anschluß des Floating-Gate- Lesetransistors 12 ist mit Vss verbunden und der Source-Anschluß des Floating-Gate- Tunnelkondensators 10 ist nicht verbunden.
Der Floating-Gate-Tunnelkondensator 10 weist zwischen dem floatenden Gatter 18 und dem Substrat ein Tunnel-Dielektrikum auf. Dieses Tunnel-Dielektrikum ist extrem dünn, um das Tunneln von Elektronen zwischen dem Substrat und dem floatenden Gatter unter dem Einfluß des elektrischen Nettofeldes über das Tunneloxid zu ermöglichen. Es sei darauf hingewiesen, daß obwohl der verbundene Bereich des Floating-Gate-Tunnelkondensators 10 hier als der Drain-Anschluß bezeichnet wird, die Austauschbarkeit von Drain- und Source-Anschluß in FETs es gleichermaßen ermöglicht, diesen Bereich als den Source-Anschluß des Floating-Gate-Tunnelkondensators 10 zu bezeichnen.
Wenn die in der Fig. 1 gezeigte Zelle in einer UND-Anordnung eingesetzt wird, sind die Drain-Anschlüsse sämtlicher Wahltransistoren 14 in einer Reihe zur Bildung eines Produktanschlusses (PT) miteinander verbunden. Die Oatter sämtlicher Wahltransistoren 14 in einem Wort sind zur Bildung eines Eingangsanschlusses (IT) miteinander verbunden. In der Speichertechnologie werden Produktanschlüsse zu Bitleitungen (BL) und Eingangsanschlüsse werden zu Wortleitungen (WL). In ähnlicher Weise sind die Steuergatter 16 sämtlicher Zellen in der UND-Anordnung zur Bildung einer Wortsteuergatterleitung (CG) verbunden.
Die Operation der Zelle von Fig. 1 für die Schreib- und Abtastvorgänge ist in der Tabelle von Fig. 2 zusammengefaßt. Der Schreibmodus umfaßt üblicherweise sowohl ein globales Laden ("Programmieren") als auch ein nachfolgendes selektives Entladen ("selektives Löschen"). Zum Laden der gesamten Anordnung werden die Eingangsanschlüsse 24 sämtlicher Wörter in der Anordnung auf eine Spannung angehoben, die höher als VT des Wahltransistors 14 ist. Dies ermöglicht das Leiten zwischen dem Produktanschluß 22 und den Schaltungspunkten 20 in jeder Zelle. Die Steuergatter 16 sämtlicher Zellen werden sodann auf eine Hochspannung Vpp angehoben und die Produktanschlüsse 22 werden auf Masse gehalten. Vss kann floatend belassen oder auf Massepotential gehalten sein. Auf diese Weise entsteht ein elektrisches Nettofeld über das Tunnel-Dielektrikum in den Floating-Gate-Tunnelkondensatoren und Ladung wird von den Drain-Anschlüssen der Tunnelkondensatoren zu den floatenden Gattern hin abgezogen.
Die selektive Entladung erfolgt üblicherweise Wort für Wort. Zunächst wird der IT 24 des ausgewählten Worts auf Vpp + VT gebracht, während die Steuergatterleitungen 16 auf Masse gehalten werden. Danach werden nur die ausgewählten PT22 auf Vpp gebracht. Die Hochspannung am Eingangsanschluß 24 bewirkt, daß die Drain-Spannung Vd der Tunnelkondensatoren 10 im Wort der entsprechenden PT-Spannung nachzulaufen, so daß nur diejenigen Zellen in dem ausgewählten Wort, die an ihrem PT 22 Vpp aufweisen, ein elektrisches Nettofeld haben, das zur Entladung von Elektronen von dem floatenden Gatter zum Drain-Anschluß des Tunnelkondensators 10 führt. Währen des selektiven Entladens floatet Vss üblicherweise.
Bei Wörtern, die während des selektiven Entladungsvorgangs nicht gewählt sind, wird der Eingangsanschluß 24 auf Masse gehalten, um die Floating-Gate-Tunnelkondensatoren von den Produktanschlüssen 22 zu isolieren, die zum Entladen anderer mit dem Produktanschluß verbundener Zellen auf Vpp gehalten sein können.
Im Lese- oder Abtastmodus ist jedes Wort entweder gewählt oder nicht gewählt. Wenn ein Wort gewählt ist (d.h. der Eingangsanschluß für dieses Wort weist eine hohe Spannung auf), wird dem Gate-Anschluß des Wahltransistors 14 Vcc zugeführt. Dadurch wird der Schaltungspunkt 20 mit der Bitleitung 22 verbunden. Das Steuergatter 16 der Zelle wird auf dem Lesepotential Vcg von beispielsweise 1 Volt gehalten, so daß, wenn das floatende Gatter 18 des Floating-Oate-Tunnelkondensators 10 und der Floating-Gate-Lesetransistor 12 geladen werden, das Lesepotential nicht ausreicht, die Ladung des fioatenden Gatters nicht ausreicht, einen Kanal zwischen dem Source- und dem Drain-Anschluß des Floating- Gate-Lesetransistors 12 zu schaffen. Der Floating-Gate-Lesetransistor 12 bleibt daher ausgeschaltet und die Zelle hat keine Auswirkung auf die Spannung der Bitleitung 22. Wenn das floatende Gatter 18 entladen ist, reicht das Lesepotential aus, um einen Kanal zwischen dem Source- und dem Drain-Anschluß des Floating-Oate-Lesetransistors 12 zu erzeugen. Angenommen, Vss würde während des Lesevorgangs auf dem Massepotential gehalten, so wird die Bitleitung 22 von ihrem Vorspannungspotential VPT (beispielsweise 2 Volt) gegen Masse gezogen.
Wenn die Zelle nicht gewählt ist (d.h. der Eingangsanschluß den logischen Pegel Null aufweist), wird der Gate-Anschluß des Wahltransistors 14 auf 0 Volt gehalten und die am floatenden Gatter 18 für die Zelle gespeicherte Ladung hat keine Auswirkung auf die Spannung des Produktanschlusses 22. Im Lesemodus können nur diejenigen Zellen, die mit dem Produktanschluß 22 verbunden sind und die entladene floatende Gatter 18 aufweisen, den Produktanschluß auf eine geringe Spannung ziehen. Diese Zellen bewirken dies ausschließlich dann, wenn der mit einer beliebigen der Zellen verbundene Eingangsanschluß hohe Spannung aufweist. Der Produktanschluß leitet somit das Produkt sämtlicher Eingangswerte von Zellen am Produktanschluß, die entladene floatende Gatter aufweisen.
Alle elektrisch löschbaren Vorrichtungen, die Ladung an einem floatenden Gatter speichern, leiden über längere Zeiträume an potentiellem Ladungsverlust, der durch unerwünschtes Tunneln durch das Tunnel-Dielektrikum erfolgt. Die Hersteller spezifizieren üblicherweise die Datenhaltegrenzwerte auf zehn (10) Jahre, wobei unerwünschtes Tunnein einer der Hauptgründe für Datenverluste ist. Wenn die Vorrichtung ohne Energie ist, erfolgt der allmähliche Ladungsverlust aufgrund der Potentialdifferenz zwischen dem floatenden Gatter 18 und dem Drain-Anschluß des Floating-Gate-Tunnelkondensators 10 kontinuierlich. Wenn die Vorrichtung mit Energie versorgt wird, hängt das Feld über das Tunnel-Dielektrikum teilweise von der Spannungsdifferenz zwischen dem Steuergatter 16 und dem Drain-Anschluß des Floating-Gate-Tunnelkondensators 10 ab. Theoretisch kann dieses Feld durch das Aufrechterhalten einer geeigneten Spannung am Steuergatter 16 minimiert werden. Diese Lösung ist jedoch aufgrund der Verbindung des Drain-Anschlusses des Floating-Gate-Tunnelkondensators 10 mit dem Schaltungspunkt 20 nicht zufriedenstellend. Die Spannung am Schaltungspunkt 20 verändert sich in Abhängigkeit vom Spannungspegel am Produkkmschluß 22, vom Ladungszustand des floatenden Gatters 10 und davon, ob die Zelle zum Lesen ausgewählt ist oder nicht (d. h. dem Zustand des Eingangsanschlusses 24). Da es nicht sehr praktisch ist, in jeder Zelle Schaltungen vorzusehen, um die Steuergatterspannung entsprechend sämtlichen genannten Bedingungen anzupassen, wird üblicherweise ein Mittelwert für Vcg gewählt und ein allmählicher Ladungsverlust toleriert.
Das Problem besteht auch bei EEPROMs, jedoch ist es bei EEPLDs aus zwei Gründen wesentlich schwerwiegender. Erstens sei darauf hingewiesen, daß die Lesestörung am größten ist, wenn eine Zelle gewählt ist, da die Spannung Vd in Abhängigkeit von der Produktanschlußspannung üblicherweise wenigstens ungefähr 1 Volt über oder unter Vcg liegt. Dies ist in einem EEPROM tolerierbar, da nur eine Zelle an jedem Produktanschluß (Bitleitung) auf einmal gewählt wird. Bei einem EEPLD jedoch weist jeder Eingangsanschluß einen entsprechenden Eingangsanschluß auf. Zu jeder Zeit ist daher ungefähr die Hälfte der Zellen in der Anordnung gewählt. Die Wahrscheinlichkeit, daß eine bestimmte Zelle zu einer beliebigen Zeit gewählt ist, ist daher bei einem EEPLD erheblich größer, wodurch das Potential für Lesestörungen entsprechend größer ist
Zweitens liegt es in der Art von EEPROMs, daß sie häufiger neu programmiert werden als dies bei elektrisch löschbaren prograrnmierbaren Logikvorrichtungen der Fall ist. Üblicherweise kann in EEPROMs 100 mal so oft eingeschrieben werden wie in EEPLDs. Da die Datenhalteperiode bei jeder neuen Programmierung der Anordnung von Neuem beginnt, ist es weit weniger wahrscheinlich, daß die Datenhaltezeit gegen Ende der Lebensdauer eines EEPROMS eine wesentliche Rolle spielt, als dies bei EEPLDS der Fall ist.
Das US-Patent 4 545 454, erteilt an Gupta, offenbart in Fig. 3 eine elektrisch löschbare programmierbare Speicherzellenschaltung zur Verwendung als Freigabeelement für eine redundante Reihe oder Spalte von Speicherzellen in einer Halbleiterspeicheranordnung. Zwar mildert die Zelle nach Gupta einige der Probleme anderer bekannter Zellen, jedoch löst sie diese nicht vollständig. Beispielsweise besteht während des Lesemodus kein Zugriff auf die Steuergatter nicht gewählter Zellen, da die Transistoren 214 abgeschaltet sind. Es ist daher keine Steuerung des Felds über das Tunnel-Dielektrikum möglich, wenn eine Zelle nicht gewählt ist.
Im folgenden wird eine elektrisch löschbare Speicherzelle beschrieben, die die genannten Probleme löst.
Ferner wird eine elektrisch löschbare programmierbare Zelle beschrieben, die Lesestörungen minimiert.
Des weiteren wird eine elektrisch löschbare programmierbare Zelle beschrieben, die das Potential über das Tunnel-Dielektrikum im Lesemodus im schlimmsten Fall minimiert.
Es wird ferner eine EEPLD beschrieben, deren programmierbare Zellen eine minimierte Lesestörung aufweisen.
Es wird auf US-A-4 695 979 verwiesen, die eine Speichervorrichtung mit einer Speicherzellenanordnung gemäß dem Oberbegriff des Patentanspruchs 1 offenbart. Eine ähnlich Speichervorrichtung ist in US-A-4 663 740 offenbart. Sie sieht anstelle eines Floating- Gate-Tunnelkondensators einen zweiten Floating-Gate-Transistor vor und beinhaltet keine Verbindungseinrichtung zum Steuern der Schreibzugriffe auf den ersten Floating-Gate- Transistor.

Zusammenfassung der Erfindung

Die vorliegende Erfindung schafft eine nichtflüchtige Speichervorrichtung gemäß Patentanspruch 1. Sie weist eine Anordnung von Speicherzellen auf, wobei jede Zelle der Anordnung aufweist: einen Floating-Gate-Tunnelkondensator, einen Floating-Gate-Lesetransistor, dessen floatendes Gatter mit dem floatenden Gatter des Floating-Gate-Tunnelkondensators verbunden ist, wobei sowohl der Floating-Gate-Tunnelkondensator als auch der Floating-Gate-Lesetransistor jeweils miteinander verbundene Steuergatter aufweisen, eine durch einen Eingangsanschluß gesteuerte erste Verbindungseinrichtung zum Verbinden des Floating-Gate-Lesetransistors mit einem Produktanschluß, eine zweite Verbindungseinrichtung zum Verbinden des Floating-Gate-Tunnelkondensators mit einer Schreibdatenleitung, wobei die Anordnung in N Wörter mit jeweils M Zellen unterteilt ist, und mehrere Eingangsanschlüsse, von denen jeder mit sämtlichen der Zellen eines jeweiligen Wortes verbunden ist, sowie mehrere Produktanschlüsse aufweist, von denen jeder mit einer entsprechenden Zelle in jedem der Wörter verbunden ist, dadurch gekennzeichnet, daß die zweite Verbindungseinrichtung über eine Schreib-Wahlleitung gesteuert ist, mehrere Schreib-Wahlleitungen vorgesehen sind, von denen jede mit sämtlichen Zellen in einem jeweiligen Wort verbunden ist, mehrere Steuergatterleitungen vorgesehen sind, von denen jede mit sämtlichen Floating-Gate-Tunnelkondensatoren und Floating-Gate-Lesetransistoren eines jeweiligen Wortes verbunden ist, mehrere Schreibdatenleitungen vorgesehen sind, von denen jede mit einer entsprechenden Zelle in sämtlichen Wörtern verbunden ist, und wobei der Eingangsanschluß für jedes der Wörter von der Schreib- Wahlleitung des Wortes verschieden ist.

Kurzbeschreibung der Zeichnungen

Die Erfindung wird im folgenden unter Bezugnahme auf bestimmte Ausführungsbeispiele beschrieben. Andere Aufgaben, Ausführungsbeispiele und Merkmale der Erfindung ergeben sich aus der Lektüre der detaillierten Beschreibung in Zusammenhang mit den Zeichnungen, welche zeigen:
Fig. 1 - eine schematische Darstellung einer bekannten Zellen;
Fig. 2 - eine Tabelle typischer Vorspannungen zur Verwendung in der Zelle von Fig. 1;
Fig. 3 - eine elektrisch löschbare programmierbare Logikvorrichtung, in der die Erfindung anwendbar ist;
Fig. 4 - eine schematische Darstellung einer erfindungsgemäß aufgebauten Zelle;
Fig. 5 - eine Tabelle typischer Vorspannungen zur Verwendung in der Zelle von Fig. 4;
Fig. 6a - eine Draufsicht auf ein zur Herstellung der Zelle von Fig. 4 verwendbares Layout;
Fign. 6b und 6c - Schniftdarstellungen des Layouts von Fig. 6a, entlang den Ebenen b-b' bzw. c-c'; und
Fig. 7 - eine graphische Darstellung zur Erläuterung der Vorteile der Zelle von Fig. 4 gegenüber der Zelle von Fig. 1.

Detaillierte Beschreibung

Fig. 3 zeigt eine typische EEPLD-Architektur für PLA-Anwendungen, in der die vorliegende Erfindung angewandt ist. Sie weist eine UND-Anordnung 100 mit mehreren Leitungen auf, die von der Steuerschaltung 102 gesteuert werden. Die Steuerschaltung 102 weist N Eingangspins auf, die mit i&sub0; bis iN-1 bezeichnet sind, und die UND-Anordnung 100 weist M Vorrichtungsausgänge auf, die mit P&sub0; bis PM-1 bezeichnet sind. Die Vorrichtungsausgänge P&sub0; bis PM-1 werden Eingängen einer ODER-Anordnung 104 zugeführt, deren Ausgänge Ausgänge der EEPLD bilden. Zwar weisen die ODER-Gafter in der ODER- Anordnung 104 nach Fig. 3 mit festgelegten Untergruppen der Vorrichtungsausgänge P&sub0; bis PM-1 verbundene Eingänge auf, jedoch ist ersichtlich, daß die Auswahl dieser Untergruppen selbst programmierbar gemacht sein kann, und zwar durch Einrichtungen, die selbst sie vorliegende Erfindung beinhalten können oder nicht. In ähnlicher Weise können die Ausgänge der ODER-Anordnung 104 ferner mit Ausgangsschaltungen verbunden sein, die nicht dargestellte Register oder programmierbare Ausgangslogik-Makrozellen enthalten und Rückführungspfade zu den Eingangspins i&sub0; - iN-1 aufweisen können oder nicht.
Die UND-Anordnung 100 weist eine Anordnung aus Zellen 110 auf, die in Fig. 3 als Kreise dargestellt sind. Diese Zellen sind in N Wörter mit jeweils M Zellen unterteilt, wobei jedes Wort in der Zeichnung von Fig. 3 als vertikale Spalte dargestellt ist. Entsprechende Zellen in den verschiedenen Wörtern sind in einer horizontalen Reihe angeordnet. Zwar wird die Organisation der UND-Anordnung 100 als aus Reihen und Spalten bestehend beschrieben, jedoch müssen Wörter aus Zellen nicht notwendigerweise physisch derart angeordnet sein, solange logische Wörter beibehalten werden.
Drei verschiedene Leitungen sind mit sämtlichen Zellen eines jeden Wortes verbunden. Diese Leitungen werden als Eingangsanschluß (It), Schreib-Wahlleitung (WSL) und Steuergatterleitung (CGL) bezeichnet. In gleicher Weise sind drei Leitungen mit sämtlichen Zellen an jeder entsprechenden Position sämtlicher Wörter verbunden. Diese Leitungen werden als Schreibdatenleitung (WDL), Produktanschluß (PT) und Quellenpotential (Vss) bezeichnet.
Der Zweck der sechs Leitungen wird im folgenden in Zusammenhang mit der detaillierten Beschreibung eines Zellenausführungsbeispiels im einzelnen beschrieben. An dieser Stelle ist es jedoch sinnvoll, darauf hinzuweisen, daß die Steuerschaltung 102 die UND-Anordnung entweder in einem Abtast- oder in einem Schreibmodus betreiben kann. Im Abtastmodus weisen die Eingangsanschlüsse (IT) Signale auf, die den Eingangssignalen an i&sub0; - iN-1 entsprechen, und die Produktanschlüsse PT weisen die Produktanschlußsignale auf. Im Schreibmodus weisen die Schreib-Wahlleitungen (WSL) Signale auf, die angeben, welches Wort oder welche Wörter zu schreiben sind, während die Schreibdatenleitungen (WDL) und die Steuergatterleitungen (CGL) die erforderlichen Lade- oder Entladepotentiale aufweisen.
Die Produktanschlüsse (PT) sind jeweils mit dem Eingang eines Abtastverstärkers 112 verbunden, dessen Ausgänge die Ausgänge P&sub0; - PM-1 der UND-Anordnung 100 bilden. Es sei darauf hingewiesen, daß das Diagramm der Fig. 3 nur illustrativen Charakter hat und lediglich zur Schaffung eines Kontextes dient, in dem die erfindungsgemäße Zelle verwendet werden kann.
Fig. 4 zeigt eine erfindungsgemäße Zelle 110. Sie weist einen Floating-Gate-Tunnelkondensator 130 mit einem Source-Anschluß 132, einem Drain-Anschluß 134, einem Steuergatter 136 und einem floatenden Gatter 138 auf. Ferner ist ein Floating-Gate- Lesetransistor 140 mit einem Source-Anschluß 142, einem Drain-Anschluß 144, einem Steuergatter 146 und einem floatenden Gatter 148 vorgesehen. Das floatende Gatter 148 des Floating-Gate-Lesetransistors 140 ist mit dem floatenden Gatter 138 des Floating- Gate-Tunnelkondensators 130 verbunden, und das Steuergatter 146 des Floating-Gate- Lesetransistors 140 ist mit dem Steuergatter 136 des Floating-Gate-Tunnelkondensators 130 verbunden. Die beiden Steuergatter 136 und 146 sind ferner mit der Steuergatterleitung CGL der Zelle verbunden.
Mit dem Drain-Anschluß 144 des Floating-Gate-Lesetransistors 140 ist der Source- Anschluß 152 eines Lese-Wahltransistors 150 verbunden. Der Drain-Anschluß 154 des Lese-Wahltransistors 150 ist mit dem Produktanschluß der Zellen verbunden, und der Gate-Anschluß 156 des Lese-Wahltransistors 150 ist mit dem Eingangsanschluß IT der Zelle verbunden. Mit dem Drain-Anschluß 134 des Floating-Gate-Tuunelkondensators 130 ist der Source-Anschluß 164 eines Schreib-Wahltransistors 160 verbunden. Der Drain- Anschluß 162 des Schreib-Wahltransistors 160 ist mit der Schreibdatenleitung der Zelle verbunden und der Gate-Anschluß 166 des Schreib-Wahltransistors 160 ist mit der Schreib-Wahlleitung der Zelle verbunden. Der Source-Anschluß 142 des Floating-Gate- Lesetransistors 140 ist mit der Vss-Leitung der Zelle und der Source-Anschluß 132 des Floating-Gate-Tunnelkondensators 130 bleibt unverbunden.
Fig. 5 ist eine Tabelle, in der typische Potentiale zum Betreiben der Zelle von Fig. 4 dargestellt sind. Wie bei der herkömmlichen Zelle werden Daten in die Anordnung eingeschrieben, indem zuerst sämtliche Zellen in der Anordnung geladen und anschließend ausgewahlte Zellen Wort für Wort entladen werden. Das allgemeine Laden erfolgt durch Anheben sämtlicher Steuergatterleitungen CGL auf Vpp, während die Drain-Anschlüsse 134 sämtlicher Floating-Gate-Tunnelkondensatoren 130 auf Masse gehalten werden. Die Drain-Anschlüsse 134 werden auf Masse gehalten, indem sämtliche Schreibdatenleitungen WDL auf Masse gehalten werden und die Schreib-Wahlleitungen WSL sämtlicher Zellen auf ein Potential über VT des Schreib-Wahltransistors 160 angehoben werden.
Während dieser Zeit werden die Vss- und die Produktanschlußleitungen PT auf Masse gehalten, während die Eingangsanschlüsse IT auf Vcc angehoben werden. Alternativ können während dieser Zeit die Vorrichtungsausgänge auf eine Spannungangehoben werden, die wenigstens ein VT höher ist, so daß die Kopplung des Drain-Anschlusses 144 des Floating-Gate-Lesetransistors 140 mit dem floatenden Gatter 148 die Erhöhung des Ladefelds über das Tunneldielektrikum in dem Kondensator 130 unterstützen kann. Vss sollte floaten, wenn die letztere Alternative verwendet wird, um so starken Stromfluß durch den Lese-Wahltransistor 150 und den Floating-Gate-Lesetransistor 140 zu verhindern. Bei einer anderen Alternative kann während dieser Zeit Vss auf ein Potential angehoben werden, um das Ladefeld zu verstärken, während die Eingangsanschlüsse auf Masse gehalten werden, um das Fließen großer Ströme zu verhindern.
Die selektive Entladung erfolgt ein Wort nach dem anderen. Die Steuergatterleitungen CGL sämtlicher Zellen werden auf Masse gebracht, während die Drain-Anschlüsse 134 der Floating-Gate-Tunnelkondensatoren 130 nur der ausgewählten Zellen in den ausgewählten Wörtern auf Vpp angehoben werden. Die letztere Funktion wird erreicht, indem die Schreib-Wahlleitung WSL des gewählten Worts auf Vpp plus einer VT für den Schreib- Wahltransistor und die WDL der ausgewählten Zellen auf Vpp angehoben wird. Jede Zelle, deren Schreib-Wahlleitung Massepotential aufweist, oder deren Schreib-Wahlleitung Vpp + VT aufweist, deren Schreibdatenleitung jedoch auf Masse ist, ist nicht gewählt und wird nicht entladen.
Sämtliche Produktanschlüsse werden während des selektiven Entladens auf 0V gehalten, und alle Eingangsanschlüsse werden wenigstens ein VT (des Lese-Wahltransistors 150) über Masse gehalten. Vss kann Massepotential aufweisen oder floaten. Das Programmierpotential Vpp kann je nach verwendeter Technologie üblicherweise zwischen 13 und 20 Volt betragen und VT beträgt ungefähr 1 Volt.
Es sind zahlreiche Variationen der genannten typischen Programmierpotentiale möglich. Da der Zweck der hohen Spannung auf der Schreib-Wahlleitung nur darin besteht, einen Leitungspfad zwischen dem Drain-Anschluß 134 des Floating-Gate-Tunnelkondensators 130 und der Schreibdatenleitung zu schaffen, ist ersichtlich, daß wenn die Zelle geladen werden soll (wobei WDL = 0 Volt), die Schreib-Wahlleitung nur auf VT gebracht werden muß. Auch ein Zwischenwert, wie beispielsweise Vcc, zwischen VT und Vpp reicht ebenfalls aus.
Es sei darauf hingewiesen, daß anders als bei der herkömmlichen Zelle nach Fig. 1, die Zelle nach Fig. 4 zwei separate Zellendatenleitungen PT und WDL aufweist. Bei dieser Lösung muß daher keine hohe Programmierspannung Vpp an den Lese-Wahltransistor 150 oder den Floating-Gate-Lesetransistor 140 angelegt werden. Daher können die Kanallängen dieser Vorrichtungen kürzer sein, wodurch die Produktanschlußlesekapazitanz verringert, die Zellstromverstärkung erhöht und die Schaltungsgeschwindigkeit wesentlich erhöht wird.
Im folgenden werden die in der Tabelle von Fig. 5 dargestellten typischen Potenfiale zur Verwendung für die Zelle von Fig. 4 in dem gleichen Modus beschrieben. Die Vorrichtung befindet sich über den größten Teil ihrer Lebensdauer im Abtastmodus, weshalb an dieser Stelle Ladungsverluste von oder Verstärkungen zum floatenden Gatter minimiert werden müssen.
Wenn sich die Vorrichtung im Abtastmodus befindet, sind die Produktanschlüsse zunächst sämtlich mit einer Vorspannung VPT vorgespannt. Bei einer 5-Volt-Vorrichtung kann VPT ungefähr 2 Volt betragen. Darüber hinaus werden sämtliche Steuergatterleitungen CGL auf einer Lesespannung Vcg gehalten, die mit einem Wert zwischen den Ladungs- und Entladungsschwellenwerten des Floating-Gate-Lesetransistors 140 gewählt ist. Eine höhere Vcg (näher an Vtc) bewirkt eine stärkere Gatteransteuerung, wodurch beim Abtasten ein größerer Strom fließen kann. Andererseits verringert eine höhere Vcg auch den Spielraum für Prozessvariationen und Ladungsverluste. Wie im einzelnen noch erläutert werden wird, kann der Floating-Gate-Lesetransistor 140 vorteilhafterweise ein nahezu intrinsischer Transistor sein, wobei Vcg dann ungefähr 1 Volt beträgt.
Um den Abtastvorgang zu beenden, werden die Vss-Leitungen sämtlicher Zellen auf Masse gebracht, während der Eingangsanschluß nur der ausgewählten Zellen (d.h. sämtliche "Eingangs"-Anschlüsse) auf Vcc gebracht werden. Der Rest der Eingangsanschlüsse (d.h. alle "Eingangs"-Anschlüsse) werden auf 0 Volt gehalten. Damit eine bestimmte Zelle ihren Produktanschluß auf Masse ziehen kann, müssen daher sowohl in den Lese-Wahltransistor 150 als auch in den Floating-Gate-Lesetransistor 140 Kanäle induziert werden. Dies kann nicht geschehen, wenn das floatende Gafter 138, 148 in der Zelle geladen ist und das Lesepotential Vcg geringer ist als der Schwellenwert VTc eines geladenen Transistors. Wenn das floatende Gatter 138, 148 jedoch entladen ist, liefert die Lesespannung Vcg zusätzliche Ansteuerspannung zu dem bereits am floatenden Gatter existierenden Potential und es existiert ein Kanal zwischen dem Source- und dem Drain-Anschluß des Floating-Gate- Lesetransistors 140. In dieser Situation hängt die Tatsache, ob der PT heruntergezogen wird beinahe völlig von der Spannung des Eingangsanschlusses (d.h. dem Eingangssignal) ab. Das heißt, wenn das Eingangssignal hoch ist, wird PT heruntergezogen. Wenn der Eingangsanschluß IT niedrig ist, hat die Zelle keine Auswirkung auf PT.
Da die Schreibdatenleitung für den Abtastvorgang nicht erforderlich ist, steht sie zur Unterstützung der Steuerung der Spannungspotentiale am Floating-Gate-Tunnelkondensator 130 zur Verfügung. Wenn sich die Vorrichtung im Abtastmodus befindet, werden erfindungsgemäß sämtliche Schreibdatenleitungen WDL auf einer konstanten Spannung VWDL gehalten. Dieses Potential wird dem Drain-Anschluß 134 des Floating-Gate-Tunnelkondensators 130 durch einen Kanal zugeführt, der unter dem Schreib-Wahltransistor 160 gebildet ist, indem die Schreib-Wahlleitung auf wenigstens VWDL plus einer VT des Programmwahltransistors 160 gehalten wird. Vorteilhafterweise gilt VWDL = Vcg, und aus Gründen der Einfachheit wird die Schreib-Wahlleitung WSL auf Vcc gehalten. Der Drain- Anschluß 134 und das Steuergatter 136 des Floating-Gate-Tunnelkondensators 130 werden so auf der selben Spannung gehalten und, wie im folgenden gezeigt, dies verringert das ungünstigste elektrische Nettofeld über das Tunnel-Dielektrikum.
Es ist ersichtlich, daß bei den beschriebenen Schreib- und Abtastvorgängen sämtliche Steuergatterleitungen CGL zu jeder Zeit dieselbe Spannungaufweisen. Daher sind bei einem bevorzugten Ausführungsbeispiel sämtliche Steuergatterleitungen durch eine metallische Verbindung permanent miteinander verbunden.
Wie bereits erwähnt, ist es vorteilhaft, jedoch nicht wesentlich, daß der Floating-Gate- Lesetransistor 140 ein im wesentlichen intrinsischer Transistor ist. Dies ermöglicht das Herstellen einer Vorrichtung mit einem Maskierungsschritt weniger, da kein Verarmungs - oder Anreicherungsimplantat erforderlich ist. Die einzige Kanaldotierung, die diesen Transistor von einem wirklich intrinsischen Transistor unterscheidet, ist die leichte Dotierung im massiven Substrat, wobei es sich dabei üblicherweise um eine Dotierung von p-Typ handelt. Darüber hinaus bilden bei einem im wesentlichen intrinsischen Floating- Gate-Transistor die Ladungs- und Entladungsschwellenwerte VTc und VTd ein um ungefähr 0 Volt zentriertes Fenster. Dies ermöglicht die Verwendung einer Steuergatterlesespannung Vcg von nicht mehr als ungefähr 1 Volt, wodurch die Langzeitbelastung der Tunnel- Dielektrikumschicht minimiert wird. Das Ausbilden des dünnen Tunnel-Dielektrikums ist sind schwieriger Schrift in dem Herstellungsverfahren, und eine Verringerung der Langzeitbelastung ermöglicht einen größeren Verarbeitungsspielraum. Wenn der Floating-Gate- Lesetransistor 140 eine Kanaldotierung aufweist, werden die Werte von Vcg und VWDL entsprechend geändert.
Fig. 6a ist eine Draufsicht auf eine erfindungsgemäß hergestellte Zelle. Fig. 6b ist ein Schnift entlang der Ebene b-b' und Fig. 6c ist ein Schnitt entlang der Ebene c-c'. Die Vorrichtung kann auf jegliche bekannte Weise hergestellt werden, jedoch wird das in der verwandten Anmeldung beschriebene Verfahren bevorzugt.
Der Lese-Wahltransistor 150 ist unter einem aus einer Poly-2-Schicht gebildeten Wahlgatter 156 mit einem N&spplus;-Drain- bzw. Source-Bereich 154 und 152 ausgebildet. In ähnlicher Weise ist der Schreib-Wahltransistor 160 unter einem Poly-2-Wahlgatter 166 mit einem N&spplus;-Drain- bzw. Source-Bereich 164 und 162 ausgebildet. Der Floating-Gate-Lesetransistor 140 besteht aus den N&spplus;-Source- und Drainbereichen 142 bzw. 144, wobei der N&spplus;- Bereich, der den Drain-Anschluß 144 des Floating-Gate-Lesetransistors 140 bildet, gleich dem N&spplus;- Bereich ist, der den Source-Anschluß 152 des Lese-Wahltransistors 150 bildet. Der Tunnelkondensator 130 weist die N&spplus;-Source- und Drainbereiche 132 bzw. 134, einen n- dotierten Tunnelimplantätbereich 210 und eine Gatterstruktur auf. Die Gatterstruktur weist eine (nicht spezifisch dargestellte) erste dielektrische Schicht mit einem dünnen Tunnel- Dielektrikumbereich 220, ein in einer Poly-1-Schicht ausgebildetes floatendes Gatter 138, ein (nicht dargestelltes) Zwischen-Poly-Dielektrikum und eine in der Poly-2-Schicht ausgebildetes Steuergatter 136 auf. Die Poly-1- und die Poly-2-Schicht, die das floatende Gatter 138 bzw. das Steuergatter 136 des Tunnelkondensators 130 bilden, erstrecken sich bis zum Floating-Gate-Lesetransistor, um das floatende Gatter 148 bzw. das Steuergatter 146 desselben zu bilden. Der den Drain-Anschluß 134 des Tunnelkondensators 130 bildende N&spplus;-Bereich ist gleich dem den Source-Anschluß 164 des Schreib-Wahltransistors 160 bildenden N&spplus;-Bereich.
Die Kombination aus Tunnelkondensator und Floating-Gate-Lesetransistor nach Fig. 4 kann unter Verwendung derselben Technologie, Abmessungen und Dotierungsgrade hergestellt werden wie bei der Kombination aus Tunnelkondensator und Floating-Gate- Lesetransistor nach Fig. 1. Angenommen, dies sei der Fall, kann die Verbesserung durch die Erfindung unter Verwendung einer nachfolgend ausgeführten vereinfachten Analyse quantifiziert werden. Für die Zwecke dieser Analyse sind die folgenden Kapazitanzen definiert (CG = Steuergatter; FG = floatendes Gatter):
Cg = Kapazitanz von CG nach FG
Ctunn = Kapazitanz von Tunnelbereich-Drain nach FG
Cch = Kapazitanz von Lesetransistorkanal nach FG
Csubs = Kapazitanz von Substrat nach FG.
Da der Csubs bildende Kondensator das dicke Feldoxid zwischen dem Tunnelkondensator und dem Floating-Gate-Lesekondensator kreuzt, ist Csubs klein und kann bei der Berechnung der ersten Ordnung vernachlässigt werden.
Die folgenden Kopplungskoeffizienten sind ebenfalls definiert:
CG-FG-Kopplung:
Kopplung von Tunnelbereich-Drain-Anschluß und FG:
Kopplung von Lesetransistorkanal und FG:
Es sei darauf hingewiesen, daß Cch größer ist, wenn der Floating-Gate-Lesetransistor eingeschaltet ist als bei ausgeschaltetem Transistor. Dies ist darin begründet, daß sich bei eingeschaltetem Transistor der Verarmungsbereich über die gesamte Strecke vom Source - zum Drain-Anschluß erstreckt. Der Kondensator ist daher zwischen dem floatenden Gatter und dem gesamten Kanal ausgebildet. Bei ausgeschaltetem Transistor ist der Verarmungsbereich viel kleiner. Daher ist der Kondensator über eine erheblich kleinere Fläche ausgebildet. Das Kopplungsverhältnis αch ist daher bei einem "eingeschalteten" Transistor größer als bei einem "abgeschalteten" Transistor. Die anderen Kopplungsverhältnisse αg und αtunn hängen ebenfalls vom Zustand des Floating-Gate-Lesetransistors ab, jedoch in einem viel geringeren Ausmaß, da der Nenner der diese Mengen definierenden Brüche erheblich größer ist als der Bereich, in dem Cch variiert.
Unter Verwendung der vorhergehenden Definitionen, liegen die folgenden Spannungen an dem floatenden Gafter der herkömmlichen Zelle von Fig. 1 während des Abtastens an. Es sei angenommen, der Floating-Gate-Lesetransistor habe einen intrinsischen Schwellenwert (ohne Ladung am floatenden Gatter) von VT0 = 0. Der Ladungs-Schwellenwert VTc ist daher größer als Null und der Entladungs-Schwellenwert VTd ist kleiner als Null.
(a) Herkömmliche Zelle, entladener Zustand, Schwellenwert = Vtd:
VF = αgVT0 + αgVcg+Vd(αtunn+αch)+αg VTd
(b) Herkömmliche Zelle, geladener Zustand, Schwellenwert = Vtc:
VF = αgVT0 + αgVcg+Vd(αtunn+αch)-αgVTc
Es sei darauf hingewiesen, daß Vd wie zuvor erläutert bei dieser herkömmlichen Zelle in Abhängigkeit davon variiert, ob die Zelle gewählt ist (IT = Vcc, zum Beispiel) und ob eine mit dem Produktanschluß verbundene andere Zelle sie herunterzieht. Üblicherweise liegt Vd zwischen 0 und 2 Volt.
In ähnlicher Weise liegen die folgenden Spannungen an dem floatenden Gatter der Zelle von Fig. 4 während des Abtastens an. Erneut sei angenommen, daß der Floating-Gate- Lesetransistor 140 eine intrinsische Schwellenspannung von VT0 = 0 hat. Wie zuvor erläutert, soll entsprechend der Tabelle von Fig. 5 WDL und damit der Drain-Anschluß 134 des Floating-Gate-Tunnelkondensators 130 zu Zwecken der Erläuterung eine Spannung aufweisen, die gleich der Lesespannung (Vcg) auf der Steuergatterleitung ist.
(c) Erfindungsgemäße Zelle, entladener Zustand, Schwellenwert = Vtd:
VF = αgVT0 + αgVcg+αtunn Vcg+ αchVd+(αg+αtunn) VTd
(d) Erfindungsgemaße Zelle, geladener Zustand, Schwellenwert = Vtc:
VF = αgVT0 + αgVcg+αtunnVcg+αchVd+(αg+αtunn)(-Vtc)
Bei der erfindungsgemäßen Zelle variiert Vd in gleichem Maß wie bei der herkömmlichen Zelle, jedoch ist der Effekt auf VF durch die Unterschiede in den Gleichungen gering.
Beispielsweise können in einer konkurrierenden Technologie die folgenden Prozessparameter zur Herstellung entweder der herkömmlichen oder der erfindungsgemäßen Zelle verwendet werden:
gemeinsame Fläche von CG/FG = 56 um²
effektive Tunnel-Dielektrikumfläche = 1,4 um²
effektive Tunnelkondensatorfläche (abzüglich Tunnel-Dielektrikumfläche) = 2,2 um²
FG-Lesetransistor : FG/effektive Transistorfläche = 5,92 um²
effektive Kanalbreite des FG-Lesetransistors = 3,7 um
Dicke des Tunnel-Dielektrikums = 80Å
FG zu Substrat-Gafteroxiddicke = 295Å
dielektrisch äquivalente Interpoly-Oxiddicke von CG zu FG = 420Å
Die obigen Parameter ergeben die folgenden Kopplungskoeffizienten:
αg=74,6 %
αtunn=14,0 %
αch=1,4% (geladene Zelle)
αch=5,3%(entladene Zelle)
Wenn diese Werte in die zuvor genannten Gleichungen für VF eingesetzt werden und die Spannung des Drain-Anschlusses des Tunnelkondensators (Vd bei der herkömmlichen Zelle und Vcg bei der erfindungsgemäßen Zelle), lassen sich Gleichungen für die Spannung über das Tunnel-Dielektrikum als Funktion der Ladungs- und der Entladungs-Schwellenspannungen Vtc und VTD erhalten. Diese Gleichungen sind in Fig. 7 wiedergegeben. Für die erfindungsgemäße Zelle sind lediglich zwei Kurven dargestellt, während für die herkömmliche Zelle vier Kurven dargestellt sind, da die Kopplung zwischen Vd und dem floatenden Gatter in der erfindungsgemaßen Zelle sehr klein ist. Es sind zur Beschreibung der herkömmlichen Zelle zwei zusätzliche Kurven erforderlich, da die Veränderung von Vd einen erheblich größeren Effekt auf ΔVtunnOx hat. Es wird angenommen, daß Vd = 0V ist, wenn die Zelle nicht gewählt ist, und daß Vd = 2 V ist, wenn ,die Zelle gewählt ist.
Zum Vergleich der beiden Zellstrukturen in bezug auf die Datenspeicherung, ist es erforderlich, die Grenzfallsituationen für beide zu vergleichen. Fig. 7 zeigt, daß bei einer entladenen herkömmlichen Zelle ein stärkeres elektrisches Feld über das Tunnel-Dielektrikum besteht, wenn die Zelle nicht gewählt ist als wenn sie gewählt ist. Die nicht gewählte Zelle stellt daher den Grenzfall dar, da Elektronen das Tunnel-Dielektrikum freier durchtunneln können. Bei einer geladenen herkömmlichen Zelle tritt der Grenzfall ein, wenn die Zelle gewählt ist.
Es ist ersichtlich, daß das elektrische Feld über das Tunnel-Dielektrikum bei der erfindungsgemäßen Zelle stets erheblich schwächer ist als bei den Grenzfallbedingungen der herkömmlichen Zelle. Dies gilt zumindest für sämtliche VT über 1 Volt, der geringsten in der Lebensdauer des Elements zu erwartenden VT . Die erfindungsgemäße Zelle hält daher die programmierten Daten über einen längeren Zeitraum als die herkömmliche Zelle unter Grenzfallbedingungen.
Darüber hinaus hat sich gezeigt, daß bei allen Floating-Gate-Zellen, die Fowler-Nordheim- Tunnelung verwenden, die Werte VTc und VTd über die Lebenszeit der Vorrichtung aufgrund zahlreicher verschiedener Phänomene abnehmen, die meist von der Intensität des elektrischen Feldes über das Tunnel-Dielektrikum abhängen. Das schwächere elektrische Feld bietet daher also auch den zusätzlichen Vorteil der Verringerung der Geschwindigkeit dieser Abnahme. Der Hersteller einer Vorrichtung, die die erfindungsgemäße Zelle enthält, kann somit eine längere Lebenszeit für dieses Teil angeben. Wenn alternativ dazu die spezifizierte Lebenszeit der Vorrichtung nicht erhöht wird, ist das Vtc(VTd-Fenster am Ende der spezifizierten Lebensdauer des Teils größer als bei dem herkömmlichen Teil. Ein größeres Fenster am Lebensende erlaubt einen größeren Design-Spielraum und größere Toleranz gegenüber Variationen der Tunnel-Dielektrikumdicke. Es führt aufgrund der erhöhten Verstärkung im Floating-Gate-Lesetransistor und der verringerten Kapazitanz am Produktanschluß ebenfalls zu einer größeren Verteilung von Teilen mit hohen Geschwindigkeiten. Fig. 7 zeigt, daß selbst wenn die Schwellenspannungen auf die für die herkömmliche Zelle am Ende ihrer Lebensdauer typischen Werte Vtc = 1,5 V und VTd = -1 V gesunken sind, die erfindungsgemäße Zelle immer noch ein erheblich geringeres ΔVtunnOx und ein erheblich geringeres Tunnel-Dielektrikumfeld aufweist als die herkömmliche Zelle im Grenzfall.
Wie bereits erwähnt, kann die Spannung VWDL auf der Schreibdatenleitung der erfindungsgemäßen Zelle während des Abtastmodus eine von Vcg verschiedene Konstantspannung sein. Es ist ersichtlich, daß unterschiedliche Werte für VWDL den Effekt des Anhebens oder des Absenkens der gestrichelten Linien in Fig. 7 haben. Daher kann die erfindungsgemäße Zelle den jeweiligen Bedürfnissen des Herstellers angepaßt werden. Wenn Beispielsweise ein anderer Mechanismus verwendet wird, um Ladungsverlust in einer geladenen Zelle zu verhindern, oder wenn Ladungsverlust aus einer geladenen Zelle inhärent im Herstellungsverfahren verhindert wird, kann das Chip-Design optimiert werden, um einen Ladungsanstieg in einer entladenen Zelle durch Auswählen einer geeigneten VWDL zu verhindern.
Die Erfindung wurde in bezug auf bestimmte Ausführungsbeispiele beschrieben. Dem Fachmann sind nach der Lektüre vorliegenden Beschreibung zahlreiche Modifizierungen ersichtlich. Zum Beispiel ist es ersichtlich, daß, obwohl sämtliche hier gezeigten oder beschriebenen Transistoren n-Kanal-Transistoren in einem p-Substrat sind, auch p-Kanal- Transistoren in einem n-Substrat verwendet werden können. Zwar wird die erfindungsgemäße Zelle im vorliegenden Fall in einer UND-Anordnung einer EEPLD verwendet, jedoch kann sei auch zum Erzielen der Programmierbarkeit in einer ODER-Anordnung oder in anderen programmierbaren Komponenten der EEPLD verwendet werden, beispielsweise als Ausgangslogik-Makrozelle. Sie kann ebenfalls für Redundanz-Sicherungen und in Nicht-EEPLD-Vorrichtungen, einschließlich EEPROMs, verwendet werden. Zwar zeigt Fig. 6 eine Doppel-Poly-Struktur der erfindungsgemäßen Zelle, jedoch ist die Erfindung gleichermaßen auf andere Technologien anwendbar, einschließlich einer Einzel- Poly-Technologie, bei der das Steuergatter des Tunnelkondensators aus einer Source- Drain-Diffüsion gebildet ist. Zwar wurde der Schreibvorgang ,als globales Laden mit anschließendem selektivem Entladen beschrieben, jedoch arbeitet die Erfindung bei jeder Art von Schreibvorgang gleich gut. Beispielsweise ist ein globales Entladen mit anschließendem selektivem Laden genauso möglich wie ein selektives Laden und Entladen einzelner Zellen. In der vorangehenden Beschreibung wird VWDL zum Steuern der Spannung des Tunnelkondensator-Drain-Anschlusses verwendet, jedoch ist es ersichtlich, daß VWDL staff dessen auf einer hohen Spannung gehalten und V WSL geeigneter Weise variiert werden kann. Die Spannung des Tunnelkondensator-Drain-Anschlusses ist dann VWSL - VT. Sämtliche genannten Variationen und andere fallen in den Rahmen der vorliegenden Erfindung gemäß den beigefügten Ansprüchen.

Claims

1. Nichtflüchtige Speichervorrichtung mit einer Anordnung (100) von Speicherzellen (110), wobei jede Zelle der Anordnung aufweist: einen Floating-Gate-Tunnelkondensator (130), einen Floating-Gate-Lesetransistor (140), dessen floatendes Gatter mit dem floatenden Gatter des Floating-Gate-Tunnelkondensators (130) verbunden ist, wobei sowohl der Floating-Gate-Tunnelkondensator (130) als auch der Floating-Gate-Lesetransistor (140) jeweils miteinander verbundene Steuergatter aufweisen, eine durch einen Eingangsanschluß (lt) gesteuerte erste Verbindungseinrichtung (150) zum Verbinden des Floating- Gate-Lesetransistors (140) mit einem Produknschluß (PT), eine zweite Verbindungseinrichtung (160) zum Verbinden des Floating-Gate-Tunnelkondensators (130) mit einer Schreibdatenleitung (WDL), wobei die Anordnung in N Wörter mit jeweils M Zellen unterteilt ist, und mehrere Eingangsanschlüsse (IT&sub0;-ITM-1), von denen jeder mit sämtlichen der Zellen eines jeweiligen Wortes verbunden ist, sowie mehrere Produktanschlüsse (PT&sub0;- PTM-1) aufweist, von denen jeder mit einer entsprechenden Zelle in jedem der Wörter verbunden ist,

dadurch gekennzeichnet, daß

- die zweite Verbindungseinrichtung (160) über eine Schreib-Wahlleitung (WSL) gesteuert ist,

- mehrere Schreib-Wahlleitungen (WSL&sub0;-WSLM-1) vorgesehen sind, von denen jede mit sämtlichen Zellen in einem jeweiligen Wort verbunden ist,

- mehrere Steuergatterleitungen (CGL) vorgesehen sind, von denen jede mit sämtlichen Floating-Gate-Tunnelkondensatoren und Floating-Gate-Lesetransistoren eines jeweiligen Wortes verbunden ist,

- mehrere Schreibdatenleitungen (WDL&sub0;-WDLM-1l) vorgesehen sind, von denen jede mit einer entsprechenden Zelle in sämtlichen Wörtern verbunden ist, und

- wobei der Eingangsanschluß (IT) für jedes der Wörter von der Schreib-Wahlleitung (WSL) des Wortes verschieden ist.

2. Vorrichtung nach Anspruch 1, bei dem der Produktanschluß für jede Zelle der entsprechenden Zellen in sämtlichen Wörtern von der Schreibdatenleitung der Zelle der entsprechenden Zellen in sämtlichen Wörtern verschieden ist.

3. Vorrichtung nach Anspruch 2, bei der der Floating-Gate-Tunnelkondensator in jeder Zelle der Anordnung einen Drain-Anschluß (134), ein floatendes Gafter (138) und ein Steuergatter (136) aufweist.

4. Vorrichtung nach Anspruch 1, bei der jede der Zellen in der Anordnung ferner vorgesehen ist,

- der Floating-Gate-Lesetransistor (140) einen Source-Anschluß (142), einen Drain- Anschluß (144), ein floatendes Gatter (148) und ein Steuergatter (146) aufweist,

- die erste Verbindungseinrichtung einen Lese-Wahltransistor (150) mit einem Source- Anschluß (152), einem Drain-Anschluß (154) und einem Wahlgatter (156) aufweist, wobei der Source-Anschluß des Lese-Wahltransistors der Zelle mit dem Drain-Anschluß des Floating-Gate-Lesetransistors der Zelle verbunden ist, der Drain-Anschluß des Lese-Wahltransistors der Zelle mit dem Produktanschluß (PT) der Zelle verbunden ist und das Wahlgatter des Lese-Wahltransistors der Zelle mit dem Eingangsanschluß (IT) der Zelle verbunden ist; und

- die zweite Verbindungseinrichtung einen Schreib-Wahltransistor (160) mit einem Drain- Anschluß (162), einem Source-Anschluß (164) und einem Wahlgatter (166) aufweist, wobei der Source-Anschluß des Schreib-Wahltransistors der Zelle mit dem Drain-Anschluß des Floating-Gate-Tunnelkondensators (130) der Zelle verbunden ist, der Drain- Anschluß des Schreib-Wahltransistors der Zelle mit der Schreibdatenleitung (WDL) der Zelle verbunden ist und das Wahlgatter des Schreib-Wahltransistors der Zelle mit der Schreib-Wahlleitung (WDL) der Zelle verbunden ist.

5. Vorrichtung nach Anspruch 4, ferner mit einer Steuerschaltung (102), die aufweist:

- einen Lesewortausgang, der jedem der Eingangsanschlüsse (lt) der Anordnung entspricht und mit diesen verbunden ist,

- einen Schreibwortausgang, der jeder der Schreib-Wahlleitungen (WSL) der Anordnung entspricht und mit diesen verbunden ist,

- einen Schreibdatenausgang, der jeder der Schreibdatenleitungen (WDL) der Anordnung entspricht und mit diesen verbunden ist, und

- einen Steuergatterausgang, der jedem bestimmten der Wörter entspricht und mit den Steuergattern der Floating-Gate-Tunnelkondensatoren (130) sämtlicher Zellen in dem bestimmten Wort verbunden ist,

wobei die Steuerschaltung (102) wenigstens einen Lesemodus und einen Schreibmodus aufweist und die Steuerschaltung (102) im Schreibmodus Schreib-Wahlsignale am Schreibwortausgang liefert und zwischen gewünschten jeweiligen Steuergatterausgängen und den Schreibdatenausgängen bestehende Schreibpotentialunterschiede liefert, und die Steuerschaltung im Lesemodus die Lese-Wahlsignale an den Lesewortausgängen liefert und ferner im Lesemodus ein Potential an allen Schreibwortaus'gängen liefert, das ausreicht, um das Potential des Drain-Anschlusses des Tunnelkondensators injederjeweiligen Zelle in der Anordnung im wesentlichen gleich dem Potential des Drain-Anschlusses des Schreib-Wahltransistors der jeweiligen Zelle zu machen, und wobei die Steuerschaltung im Lesemodus ferner ein Lesepotential an allen Steuergatterausgängen und das gleiche Lesepotential an allen Schreibdatenausgängen liefert.

6. Vorrichtung nach Anspruch 5, bei der die Steuerschaltung (102) ferner einen sämtliche Steuergatterausgänge verbindenden Leiter aufweist.

7. Vorrichtung nach Anspruch 5, bei der die Anordnung eine programmierbare UND- Anordnung ist, bei der die Lesewortausgänge der Steuerschaltung Eingänge der UND- Anordnung bilden, die Produktanschlüsse Vorrichtungsausgangsanschlüsse der UND- Anordnung bilden und das Muster der programmierten Daten in den Zellen der UND- Anordnung angibt, welche Eingänge zur Bildung jedes des Produktanschlüsse miteinander logisch UND-verdrahtet werden, wobei die Vorrichtung ferner logische ODER-Einrichtungen zum Liefern eines Signals aufweist, das die logische ODER-Verknüpfung einer bestimmten Untergruppe der Produktanschlüsse angibt.

8. Vorrichtung nach Anspruch 1, bei der die zweite Verbindungseinrichtung eine Schreibeinrichtung (160) zum Schreiben gewünschter Ladungspegel für die floatenden Gatter während eines Schreibvorgangs aufweist, die erste Verbindungseinrichtung eine Leseeinrichtung (140, 150) zum Lesen der Ladungspegel an ausgewählten floatenden Gattern während eines Lesevorgangs aufweist; und ferner mit einer Einrichtung zum Anlegen einer vorbestimmten Referenzspannung an den Source-Anschluß (142) des Floating-Gate- Lesetransistors (140) während des Lesevorgangs, und einer vorbestimmten Lesemodus- Drainspannung, die von der Drainspannung am Drain-Anschluß (134) des Floating-Gate- Tunnelkondensators (130) verschieden ist, und zwar unabhängig von der Spannung am Drain-Anschluß des Floating-Gate-Lesetransistors.

9. Vorrichtung nach Anspruch 8, ferner mit einer Einrichtung zum Anlegen der Lesemodus-Drainspannung an die Steuergatter während des Lesevorgangs, wobei die Lesemodus-Drainspannung zwischen der Ladungs- und der Entladungsschwellenspannung des Floating-Gate-Lesetransistors in jeder der Zellen liegt.

2?

10. Vorrichtung nach Anspruch 8, bei der die Leseeinrichtung eine Schaltung aufweist, die eine von Null abweichende Lesemodus-Drainspannung an den Drain-Anschluß der Floating-Gate-Tunnelkondensatoren in allen Zellen anlegt.

11. Vorrichtung nach Anspruch 8, bei der die Leseeinrichtung ferner eine Schaltung aufweist, die die Lesemodus-Drainspannung an die Steuergatter sämtlicher Zellen anlegt, und wobei die Lesemodus-Drainspannung zwischen der Ladungs- und der Entladungsschwellenspannung des Floating-Gate-Lesetransistors in jeder der Zellen liegt.