JPH02101559A - プロセッサ回路 - Google Patents
プロセッサ回路Info
- Publication number
- JPH02101559A JPH02101559A JP25524988A JP25524988A JPH02101559A JP H02101559 A JPH02101559 A JP H02101559A JP 25524988 A JP25524988 A JP 25524988A JP 25524988 A JP25524988 A JP 25524988A JP H02101559 A JPH02101559 A JP H02101559A
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- JP
- Japan
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- processor
- data
- dma
- bus
- controller
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- Pending
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- 230000002457 bidirectional effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は数値制御装置あるいはセルコントローラ等の制
御装置に使用されるプロセッサ回路に関し、特にビット
構成の異なるプロセッサとＩ／Ｏデバイスを含むプロセ
ッサ回路に関する。
御装置に使用されるプロセッサ回路に関し、特にビット
構成の異なるプロセッサとＩ／Ｏデバイスを含むプロセ
ッサ回路に関する。
４ビットで出現したマイクロプロセッサはその後８ビッ
トのものが広く使用され、各種のＩ／Ｏデバイスインタ
フェース、例えばＲ３２３２Ｃインタフエース、５Ｃ３
Ｉインタフエース、フロッピィディスクインタフェース
は８ビット構成となっている。
トのものが広く使用され、各種のＩ／Ｏデバイスインタ
フェース、例えばＲ３２３２Ｃインタフエース、５Ｃ３
Ｉインタフエース、フロッピィディスクインタフェース
は８ビット構成となっている。
その後マイクロプロセッサは半導体技術の向上により、
１６ビットとなり、現在では３２ビットのマイクロプロ
セッサが広く使用されるようになってきた。この結果、
３２ビットのプロセッサ空間と、８ビットのＩ／Ｏデバ
イス空間が接続されるようなマイクロプロセッサ回路が
存在する。
１６ビットとなり、現在では３２ビットのマイクロプロ
セッサが広く使用されるようになってきた。この結果、
３２ビットのプロセッサ空間と、８ビットのＩ／Ｏデバ
イス空間が接続されるようなマイクロプロセッサ回路が
存在する。
〔発明が解決しようとする課題）
このために、Ｉ／ＯデバイスのデータをＤＭＡ制御する
と、プロセッサ側は３２ビットであるが、Ｉ／Ｏデバイ
ス側は８ビットのために、１回のＤＭＡサイクルでは８
ビットしか転送できず、プロセッサ側のローカルメモリ
を占有する頻度が高く、プロセッサが頻繁にホールドし
、プロセッサの演算実行能力が低下する。
と、プロセッサ側は３２ビットであるが、Ｉ／Ｏデバイ
ス側は８ビットのために、１回のＤＭＡサイクルでは８
ビットしか転送できず、プロセッサ側のローカルメモリ
を占有する頻度が高く、プロセッサが頻繁にホールドし
、プロセッサの演算実行能力が低下する。
本発明はこのような点に迄みてなされたものであり、ビ
ット構成の異なるプロセッサとＩ／Ｏデバイス間を高速
にＤＭＡＩＱｉｉｌするプロセッサ回路を提供すること
を目的とする。
ット構成の異なるプロセッサとＩ／Ｏデバイス間を高速
にＤＭＡＩＱｉｉｌするプロセッサ回路を提供すること
を目的とする。
〔課題を解決するための手段〕
本発明では上記課題を解決するために、ビット構成の異
なるプロセッサとＩ／Ｏデバイスを含むプロセッサ回路
において、 前記プロセッサ側のバスと前記Ｉ／Ｏデバイス側のバス
を接続するバッファと、 前記プロセッサ側のバスに接続されたメモリコントロー
ラと、 前記Ｉ／Ｏデバイス側のバスに接続された共有メモリと
、 前記Ｉ／Ｏデバイス側のバスに接続されたＤＭＡサポー
ト用プロセッサと、 前記Ｉ／Ｏデバイス側のバスに接続されたＤＭＡコント
ローラと、 を有することを特徴とするプロセッサ回路が、提供され
る。
なるプロセッサとＩ／Ｏデバイスを含むプロセッサ回路
において、 前記プロセッサ側のバスと前記Ｉ／Ｏデバイス側のバス
を接続するバッファと、 前記プロセッサ側のバスに接続されたメモリコントロー
ラと、 前記Ｉ／Ｏデバイス側のバスに接続された共有メモリと
、 前記Ｉ／Ｏデバイス側のバスに接続されたＤＭＡサポー
ト用プロセッサと、 前記Ｉ／Ｏデバイス側のバスに接続されたＤＭＡコント
ローラと、 を有することを特徴とするプロセッサ回路が、提供され
る。
〔作用］
ＤＭＡサポート用プロセッサはプロセッサからのＤＭＡ
制御指令により、ＤＭＡコントローラを起動し、Ｉ／Ｏ
デバイスからのデータを共有メモリに格納する。
制御指令により、ＤＭＡコントローラを起動し、Ｉ／Ｏ
デバイスからのデータを共有メモリに格納する。
ＤＭＡサポート用プロセッサはこのデータをバッファに
格納する。例えば、バッファはＩ／Ｏデバイス側は８ビ
ットで構成され、プロセッサ側は３２ビット構成となっ
ている。メモリコントローラはこのバッファからのデー
タをローカルメモリに転送する。
格納する。例えば、バッファはＩ／Ｏデバイス側は８ビ
ットで構成され、プロセッサ側は３２ビット構成となっ
ている。メモリコントローラはこのバッファからのデー
タをローカルメモリに転送する。
また、ローカルメモリからのＩ／Ｏデバイスへのデータ
の転送を逆のルートで行う。
の転送を逆のルートで行う。
以下、本発明の一実施例を図面に基づいて説明する。
第１図に本発明のプロセッサ回路のブロック図を示す。
ここでは、加工工場での数値制御装置及びロボット制御
装置等を制御するセルコントローラの例を示す、■は３
２ビット構成のプロセッサであり、３２ビット構成のロ
ーカルバス１１に接続されている。ローカルバス１１に
は３２ビット構成のローカルメモリ２とメモリコントロ
ーラ３が接続されている。
装置等を制御するセルコントローラの例を示す、■は３
２ビット構成のプロセッサであり、３２ビット構成のロ
ーカルバス１１に接続されている。ローカルバス１１に
は３２ビット構成のローカルメモリ２とメモリコントロ
ーラ３が接続されている。
４はバッファであり、双方向性のラッチ付きバッファで
ある。バッファ４はプロセッサ１側のバス１１とＩ／Ｏ
側のバス１２を結合しており、バス１１側は３２ビット
で、バス１２側は８ビット構成となっている。すなわち
バス１２側は図示されていないコントロール信号によっ
て、選択されるようになっている。
ある。バッファ４はプロセッサ１側のバス１１とＩ／Ｏ
側のバス１２を結合しており、バス１１側は３２ビット
で、バス１２側は８ビット構成となっている。すなわち
バス１２側は図示されていないコントロール信号によっ
て、選択されるようになっている。
５はセレクタであり、プロセッサｌが直接Ｉ／Ｏデバイ
スにデータを転送する場合に使用される。
スにデータを転送する場合に使用される。
バス１２には共有メモリ６、プロセンサ７、ＤＭＡコン
トローラ８及びＩ／Ｏデバイス９が接続されている。
トローラ８及びＩ／Ｏデバイス９が接続されている。
共有メモリ６は８ビット構成であり、Ｉ／Ｏデバイス９
からの８ビット構成のデータを一時格納スルバッファ領
域６ａ、、ＤＭＡサポート用プロセッサ７のプログラム
を格納するプログラム領域６５等の領域がある。
からの８ビット構成のデータを一時格納スルバッファ領
域６ａ、、ＤＭＡサポート用プロセッサ７のプログラム
を格納するプログラム領域６５等の領域がある。
ＤＭＡサポート用プロセッサ７は８ビット構成のＤＭＡ
制御用のプロセッサであり、プロセッサ１と割り込みラ
イン１３で結合されている。ＤＭＡコントローラ８には
データの転送元、データの転送先、データ数等を格納す
るレジスタ８ａがある。
制御用のプロセッサであり、プロセッサ１と割り込みラ
イン１３で結合されている。ＤＭＡコントローラ８には
データの転送元、データの転送先、データ数等を格納す
るレジスタ８ａがある。
９はＩ／Ｏデバイスであり、ハードディスクドライブ（
ＨＤＤ）、Ｒ３２３２Ｃインタフエース、フロッピィデ
ィスクドライブ（ＦＤＤ）等があり、データは８ビット
構成となっている。
ＨＤＤ）、Ｒ３２３２Ｃインタフエース、フロッピィデ
ィスクドライブ（ＦＤＤ）等があり、データは８ビット
構成となっている。
次にＤＭＡ制御の動作について述べる。プロセッサｌか
らＤＭＡ制御の指令が割り込みライン１３を通してＤＭ
Ａサポート用プロセッサ７に指令され、ＤＭＡサポート
用プロセッサ７はＤＭＡコントローラ８を起動し、ＤＭ
Ａコントローラ８はＤＭＡ制御を開始し、Ｉ／Ｏデバイ
ス９からのデータを共有メモリ６のバッファ領域６ａに
転送する。ここではデータは８ビット構成である。指定
された量のデータがバッファ領域６ａに格納され、プロ
セッサ７はバッファ領域６ａのデータをバッファ４に８
ビットづつ３２ビット転送する。バッファ４に３２ビッ
ト分のデータが転送されると、プロセッサ７は制御ライ
ン１４を通して、メモリコントローラ３を起動し、メモ
リコントローラ３はバッファ４の３２ビット分のデータ
をローカルメモリ２に格納する。メモリコントローラ３
はＤＭＡ制御と同様に、プロセッサ１のバス使用をホー
ルドしてデータの転送を行う。プロセッサ１はこの間、
図示されていないキャシュメモリ等を使用して、処理を
続行することもできる。
らＤＭＡ制御の指令が割り込みライン１３を通してＤＭ
Ａサポート用プロセッサ７に指令され、ＤＭＡサポート
用プロセッサ７はＤＭＡコントローラ８を起動し、ＤＭ
Ａコントローラ８はＤＭＡ制御を開始し、Ｉ／Ｏデバイ
ス９からのデータを共有メモリ６のバッファ領域６ａに
転送する。ここではデータは８ビット構成である。指定
された量のデータがバッファ領域６ａに格納され、プロ
セッサ７はバッファ領域６ａのデータをバッファ４に８
ビットづつ３２ビット転送する。バッファ４に３２ビッ
ト分のデータが転送されると、プロセッサ７は制御ライ
ン１４を通して、メモリコントローラ３を起動し、メモ
リコントローラ３はバッファ４の３２ビット分のデータ
をローカルメモリ２に格納する。メモリコントローラ３
はＤＭＡ制御と同様に、プロセッサ１のバス使用をホー
ルドしてデータの転送を行う。プロセッサ１はこの間、
図示されていないキャシュメモリ等を使用して、処理を
続行することもできる。
従って、メモリコントローラ３によるローカルメモリ２
へのデータの転送は３２ビット単位で実行されるので、
このためのバス１１の占有時間は短縮される。
へのデータの転送は３２ビット単位で実行されるので、
このためのバス１１の占有時間は短縮される。
また、ローカルメモリ２からＩ／Ｏデバイス９へのデー
タ転送も、上記の逆の順序で行うことができる。
タ転送も、上記の逆の順序で行うことができる。
上記の説明では、ＤＭＡサポート用プロセッサとＤＭＡ
コントローラを別個のものとして構成したが、ＤＭＡコ
ントローラ付きのプロセッサ等を使用すれば、両者を一
体のものとして構成することもできる。
コントローラを別個のものとして構成したが、ＤＭＡコ
ントローラ付きのプロセッサ等を使用すれば、両者を一
体のものとして構成することもできる。
また、上記の実施例ではセルコントローラとして説明し
たが、その他に数値制御装置、ロボット制御装置、ＰＣ
（プログラマブル・コントローラ）等に適用することが
できる。
たが、その他に数値制御装置、ロボット制御装置、ＰＣ
（プログラマブル・コントローラ）等に適用することが
できる。
以上説明したように本発明では、ビット構成の異なるプ
ロセッサとＩ／Ｏデバイスの間をバッファを経由してＤ
ＭＡ制御するように構成したので、高速かつ効率の高い
ＤＭＡ制御が可能になる。
ロセッサとＩ／Ｏデバイスの間をバッファを経由してＤ
ＭＡ制御するように構成したので、高速かつ効率の高い
ＤＭＡ制御が可能になる。
第１図は本発明のプロセッサ回路のブロック図である。
４−−−−−−”−゛バッファ
６−・・−−一−−・−・−共有メモリ７−・−・・・
・・−・−ＤＭＡサポート用プロセッサ８−・−−−−
−−−−−−・・ＤＭＡコントローラ９−−ｍ−・・・
−・−・Ｉ／Ｏデバイス１−−−一−・・・−・−・プ
ロセッサ側の一バス２・・・−・・・・−・Ｉ／Ｏデバ
イス側のバス３・−・・−−−−−−−・−割り込みラ
イン４−・−・−・・・−・制御ライン 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
・・−・−ＤＭＡサポート用プロセッサ８−・−−−−
−−−−−−・・ＤＭＡコントローラ９−−ｍ−・・・
−・−・Ｉ／Ｏデバイス１−−−一−・・・−・−・プ
ロセッサ側の一バス２・・・−・・・・−・Ｉ／Ｏデバ
イス側のバス３・−・・−−−−−−−・−割り込みラ
イン４−・−・−・・・−・制御ライン 特許出願人 ファナック株式会社 代理人 弁理士 服部毅巖
Claims (3)
- （１）ビット構成の異なるプロセッサとＩ／Ｏデバイス
を含むプロセッサ回路において、前記プロセッサ側のバ
スと前記Ｉ／Ｏデバイス側のバスを接続するバッファと
、 前記プロセッサ側のバスに接続されたメモリコントロー
ラと、 前記Ｉ／Ｏデバイス側のバスに接続された共有メモリと
、 前記Ｉ／Ｏデバイス側のバスに接続されたＤＭＡサポー
ト用プロセッサと、 前記Ｉ／Ｏデバイス側のバスに接続されたＤＭＡコント
ローラと、 を有することを特徴とするプロセッサ回路。 - （２）前記バッファは双方向性のラッチ付きバッファで
あることを特徴とする特許請求の範囲第１項記載のプロ
セッサ回路。 - （３）前記プロセッサは３２ビット構成であり、前記Ｉ
／Ｏデバイスは８ビット構成であることを特徴とする特
許請求の範囲第１項記載のプロセッサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524988A JPH02101559A (ja) | 1988-10-11 | 1988-10-11 | プロセッサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25524988A JPH02101559A (ja) | 1988-10-11 | 1988-10-11 | プロセッサ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02101559A true JPH02101559A (ja) | 1990-04-13 |
Family
ID=17276116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25524988A Pending JPH02101559A (ja) | 1988-10-11 | 1988-10-11 | プロセッサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02101559A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
| US6717256B1 (en) | 1998-08-31 | 2004-04-06 | Rohm Co., Ltd. | Mounting structure for semiconductor device having entirely flat leads |
-
1988
- 1988-10-11 JP JP25524988A patent/JPH02101559A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901291A (en) * | 1996-10-21 | 1999-05-04 | International Business Machines Corporation | Method and apparatus for maintaining message order in multi-user FIFO stacks |
| US6717256B1 (en) | 1998-08-31 | 2004-04-06 | Rohm Co., Ltd. | Mounting structure for semiconductor device having entirely flat leads |
| EP1111738A4 (en) * | 1998-08-31 | 2006-01-11 | Rohm Co Ltd | SEMICONDUCTOR DEVICE AND SUBSTRATE APPLYING THEREFOR |
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