JPH0145766B2 - - Google Patents
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- Publication number
- JPH0145766B2 JPH0145766B2 JP57064372A JP6437282A JPH0145766B2 JP H0145766 B2 JPH0145766 B2 JP H0145766B2 JP 57064372 A JP57064372 A JP 57064372A JP 6437282 A JP6437282 A JP 6437282A JP H0145766 B2 JPH0145766 B2 JP H0145766B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- transistors
- gain control
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
この発明は印加直流電源電圧の大きさによつて
利得の変化する電圧利得制御増幅装置に関するも
のである。
利得の変化する電圧利得制御増幅装置に関するも
のである。
第１図は従来の電圧利得制御増幅装置の一例を
示す回路構成図で、１，２は差動対をなすnpnト
ランジスタ、３および４はそれぞれトランジスタ
１および２のベースに接続された第１および第２
の信号入力端子であり、トランジスタ１，２のエ
ミツタは直列接続された抵抗５および６を介して
互いに接続され、抵抗５と抵抗６との接続点と接
地点との間に電流源７が接続されている。８と９
とは差動対をなすnpnトランジスタで、両者のエ
ミツタは共通にトランジスタ１のコレクタに接続
されている。１０と１１とは差動対をなすnpnト
ランジスタで両者のエミツタは共通にトランジス
タ２のコレクタに接続されている。トランジスタ
８，９，１０のコレクタはいずれも電源端子１２
に接続され、トランジスタ１１のコレクタは抵抗
１３を介して電源端子１２に接続されている。ト
ランジスタ８，１１のベースは共通に第１の制御
電圧端子１４に接続され、トランジスタ９，１０
のベースは共通に第２の制御電圧端子１５に接続
されている。そして、トランジスタ１１のコレク
タからは出力端子１６が引出されている。
示す回路構成図で、１，２は差動対をなすnpnト
ランジスタ、３および４はそれぞれトランジスタ
１および２のベースに接続された第１および第２
の信号入力端子であり、トランジスタ１，２のエ
ミツタは直列接続された抵抗５および６を介して
互いに接続され、抵抗５と抵抗６との接続点と接
地点との間に電流源７が接続されている。８と９
とは差動対をなすnpnトランジスタで、両者のエ
ミツタは共通にトランジスタ１のコレクタに接続
されている。１０と１１とは差動対をなすnpnト
ランジスタで両者のエミツタは共通にトランジス
タ２のコレクタに接続されている。トランジスタ
８，９，１０のコレクタはいずれも電源端子１２
に接続され、トランジスタ１１のコレクタは抵抗
１３を介して電源端子１２に接続されている。ト
ランジスタ８，１１のベースは共通に第１の制御
電圧端子１４に接続され、トランジスタ９，１０
のベースは共通に第２の制御電圧端子１５に接続
されている。そして、トランジスタ１１のコレク
タからは出力端子１６が引出されている。
次に、この従来例の動作について説明する。ト
ランジスタ１および２並びに抵抗５および６並び
に電流源７で構成される差動増幅部の相互コンダ
クタンスをgn1とし、第１の制御電圧端子１４に
印加される直流（DC）電圧をV1、第２の制御端
子１５に印加されるDC電圧をV2、抵抗１３の抵
抗値をRLとすれば、第１図に示す電圧利得制御
増幅装置の利得はV1−V2の値によつて第２図の
実線で示すような変化を示す。一方、電流源７の
電流値をIOとし電源端子１２に印加されるDC電
源電圧をVCCとすれば出力端子１６での出力DC
電位はV1−V2の値によつて第２図の破線で示す
ような変化を示す。
ランジスタ１および２並びに抵抗５および６並び
に電流源７で構成される差動増幅部の相互コンダ
クタンスをgn1とし、第１の制御電圧端子１４に
印加される直流（DC）電圧をV1、第２の制御端
子１５に印加されるDC電圧をV2、抵抗１３の抵
抗値をRLとすれば、第１図に示す電圧利得制御
増幅装置の利得はV1−V2の値によつて第２図の
実線で示すような変化を示す。一方、電流源７の
電流値をIOとし電源端子１２に印加されるDC電
源電圧をVCCとすれば出力端子１６での出力DC
電位はV1−V2の値によつて第２図の破線で示す
ような変化を示す。
従来の電圧利得制御増幅装置は以上のように構
成されているので、V1−V2の値で利得を変化さ
せた場合、同時に出力のDC電位も変化するので、
次の増幅段への接続が困難であつたり、V1−V2
の変化分が、出力信号に重畳され、悪影響を及ぼ
すなどの欠点があつた。
成されているので、V1−V2の値で利得を変化さ
せた場合、同時に出力のDC電位も変化するので、
次の増幅段への接続が困難であつたり、V1−V2
の変化分が、出力信号に重畳され、悪影響を及ぼ
すなどの欠点があつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、制御電圧V1−
V2により利得を変化させた場合に、出力DC電位
が変化しないような電圧利得制御増幅装置を提供
することを目的としている。
除去するためになされたもので、制御電圧V1−
V2により利得を変化させた場合に、出力DC電位
が変化しないような電圧利得制御増幅装置を提供
することを目的としている。
第３図はこの発明の一実施例を示す回路構成図
で、第１図の従来例と同等部分は同一符号で示し
その説明を省略する。この実施例ではトランジス
タ１１のコレクタ回路には電源端子１２と抵抗１
３との間にトランジスタ１７が挿入され、そのコ
レクタは電源端子１２に、エミツタは抵抗１３に
接続されている。トランジスタ９，１０のコレク
タは共通に接続されているが直接電源端子１２へ
は接続されず、抵抗１８を介して電源端子１２に
接続されており、かつこの共通接続コレクタはト
ランジスタ１７のベースに接続されている。
で、第１図の従来例と同等部分は同一符号で示し
その説明を省略する。この実施例ではトランジス
タ１１のコレクタ回路には電源端子１２と抵抗１
３との間にトランジスタ１７が挿入され、そのコ
レクタは電源端子１２に、エミツタは抵抗１３に
接続されている。トランジスタ９，１０のコレク
タは共通に接続されているが直接電源端子１２へ
は接続されず、抵抗１８を介して電源端子１２に
接続されており、かつこの共通接続コレクタはト
ランジスタ１７のベースに接続されている。
以上のように構成されたこの実施例になる電圧
利得制御増幅装置では、V1−V2の値に対する利
得の変化は第４図の実線に示すように従来例と全
く同等である。次に、V1−V2の値に対する出力
DC電位の変化について述べる。第１の信号入力
端子３および第２の信号入力端子４の直流バイア
ス電圧が等しいとすれば、トランジスタ１のコレ
クタ電流とトランジスタ２のコレクタ電流とは等
しく、それぞれIO／２となる。トランジスタ８の
コレクタ電流（IC8）とトランジスタ９のコレク
タ電流（IC9）はV1−V2の値によつて変化するが
IC8＝α・IO／２とすればIC9＝（１−α）・IO／２
（ただし０≦α≦１）となる。同様にトランジス
タ１０のコレクタ電流（IC10）とトランジスタ１
１のコレクタ電流（IC11）とはIC10＝（１−α）・
IO／２、IC11＝α・IO／２となる。抵抗１８の抵
抗値をR1とすれば、トランジスタ１７のベース
電位VBはVB＝VCC−R1（IC9＋C10）＝VCC−R1（１−
α）IOとなるので、出力端子１６での出力DC電
位VOは VO＝VB−VBE−RLIC11＝VCC−R1（１−α）IO−VBE−RL
αIO／２＝VCC−VBE −｛R1（１−α）＋RLα／２｝IO＝VCC−VBE−〔R1＋
｛（RL／２）−R1｝α〕IO となる。ただしVBEはトランジスタ１７のベー
ス・エミツタ間電圧である。従つて、RL／２＝
R1とすればVO＝VCC−VBE−R1IOとなり、αに無
関係、すなわち、制御電圧によつて出力DC電位
VOは変化しなくなる。この様子を第４図に破線
で示す。
利得制御増幅装置では、V1−V2の値に対する利
得の変化は第４図の実線に示すように従来例と全
く同等である。次に、V1−V2の値に対する出力
DC電位の変化について述べる。第１の信号入力
端子３および第２の信号入力端子４の直流バイア
ス電圧が等しいとすれば、トランジスタ１のコレ
クタ電流とトランジスタ２のコレクタ電流とは等
しく、それぞれIO／２となる。トランジスタ８の
コレクタ電流（IC8）とトランジスタ９のコレク
タ電流（IC9）はV1−V2の値によつて変化するが
IC8＝α・IO／２とすればIC9＝（１−α）・IO／２
（ただし０≦α≦１）となる。同様にトランジス
タ１０のコレクタ電流（IC10）とトランジスタ１
１のコレクタ電流（IC11）とはIC10＝（１−α）・
IO／２、IC11＝α・IO／２となる。抵抗１８の抵
抗値をR1とすれば、トランジスタ１７のベース
電位VBはVB＝VCC−R1（IC9＋C10）＝VCC−R1（１−
α）IOとなるので、出力端子１６での出力DC電
位VOは VO＝VB−VBE−RLIC11＝VCC−R1（１−α）IO−VBE−RL
αIO／２＝VCC−VBE −｛R1（１−α）＋RLα／２｝IO＝VCC−VBE−〔R1＋
｛（RL／２）−R1｝α〕IO となる。ただしVBEはトランジスタ１７のベー
ス・エミツタ間電圧である。従つて、RL／２＝
R1とすればVO＝VCC−VBE−R1IOとなり、αに無
関係、すなわち、制御電圧によつて出力DC電位
VOは変化しなくなる。この様子を第４図に破線
で示す。
なお、入力端子３，４間に交流信号電圧が印加
された場合、トランジスタ９のコレクタ電流IC9
の変化量はトランジスタ１０のコレクタ電流IC10
の変化量とは位相が180゜異なり、大きさが等しい
ので合計電流は変化せずトランジスタ１７のベー
ス電位VBの変化としては現われないので、出力
DC電位VOにも現われることはない。
された場合、トランジスタ９のコレクタ電流IC9
の変化量はトランジスタ１０のコレクタ電流IC10
の変化量とは位相が180゜異なり、大きさが等しい
ので合計電流は変化せずトランジスタ１７のベー
ス電位VBの変化としては現われないので、出力
DC電位VOにも現われることはない。
なお、上記実施例ではnpnトランジスタで構成
される電圧利得制御増幅装置について示したが、
npnトランジスタによつて構成してもよい。
される電圧利得制御増幅装置について示したが、
npnトランジスタによつて構成してもよい。
また、上記実施例では制御電圧をDC電圧に限
つて説明したが、交流電圧でもよく、さらにま
た、この増幅器の出力信号を整流した信号で制御
すれば、自動利得制御（AGC）増幅器ともなる。
つて説明したが、交流電圧でもよく、さらにま
た、この増幅器の出力信号を整流した信号で制御
すれば、自動利得制御（AGC）増幅器ともなる。
以上のように、この発明によれば、制御電圧に
よる出力DC電位の変動をなくす回路を付加した
ので、次段への接続が容易になる効果がある。
よる出力DC電位の変動をなくす回路を付加した
ので、次段への接続が容易になる効果がある。
第１図は従来の電圧利得制御増幅装置の一例を
示す回路構成図、第２図はこの従来例の利得制御
電圧と利得および出力DC電位との関係を示す特
性図、第３図はこの発明の一実施例を示す回路構
成図、第４図はこの実施例の利得制御電圧と利得
および出力DC電位との関係を示す特性図である。 図において、１は第１のトランジスタ、２は第
２のトランジスタ、３，４は信号入力端子、８は
第３のトランジスタ、９は第４のトランジスタ、
１０は第５のトランジスタ、１１は第６のトラン
ジスタ、１３はコレクタ抵抗、１４，１５は利得
制御電圧端子、１７は第７のトランジスタ、１８
は共通コレクタ抵抗である。なお、図中同一符号
は同一または相当部分を示す。
示す回路構成図、第２図はこの従来例の利得制御
電圧と利得および出力DC電位との関係を示す特
性図、第３図はこの発明の一実施例を示す回路構
成図、第４図はこの実施例の利得制御電圧と利得
および出力DC電位との関係を示す特性図である。 図において、１は第１のトランジスタ、２は第
２のトランジスタ、３，４は信号入力端子、８は
第３のトランジスタ、９は第４のトランジスタ、
１０は第５のトランジスタ、１１は第６のトラン
ジスタ、１３はコレクタ抵抗、１４，１５は利得
制御電圧端子、１７は第７のトランジスタ、１８
は共通コレクタ抵抗である。なお、図中同一符号
は同一または相当部分を示す。
Claims (1)
- １ 信号入力に対して差動増幅動作をする第１お
よび第２のトランジスタ、利得制御電圧によつて
電流配分比が変えられるエミツタ結合の第１の差
動回路を構成するとともに該エミツタ結合部が上
記第１のトランジスタのコレクタに接続され上記
第１のトランジスタのコレクタ電流を供給する第
３および第４のトランジスタ、上記利得制御電圧
によつて電流配分比が変えられるエミツタ結合の
第２の差動回路を構成するとともに該エミツタ結
合部が上記第２のトランジスタのコレクタに接続
され上記第２のトランジスタのコレクタ電流を供
給する第５および第６のトランジスタ、上記利得
制御電圧によつて同相に動作する上記第４および
第５のトランジスタのコレクタに共通に接続され
た共通コレクタ抵抗、並びに上記第４および第５
のトランジスタの上記共通に接続されたコレクタ
にベースが接続されエミツタがコレクタ抵抗を介
して上記第６のトランジスタのコレクタに接続さ
れて上記第６のトランジスタのコレクタ回路を構
成する第７のトランジスタを備えたことを特徴と
する電圧利得制御増幅装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6437282A JPS58181310A (ja) | 1982-04-15 | 1982-04-15 | 電圧利得制御増幅装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6437282A JPS58181310A (ja) | 1982-04-15 | 1982-04-15 | 電圧利得制御増幅装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58181310A JPS58181310A (ja) | 1983-10-24 |
| JPH0145766B2 true JPH0145766B2 (ja) | 1989-10-04 |
Family
ID=13256386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6437282A Granted JPS58181310A (ja) | 1982-04-15 | 1982-04-15 | 電圧利得制御増幅装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58181310A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62117404A (ja) * | 1985-11-18 | 1987-05-28 | Hitachi Denshi Ltd | 可変利得増幅回路 |
| JP3061674B2 (ja) * | 1992-01-23 | 2000-07-10 | アルプス電気株式会社 | 利得制御回路 |
| US6987419B2 (en) * | 2003-07-07 | 2006-01-17 | M/A-Com, Inc. | Absorptive microwave single pole single throw switch |
| US7547993B2 (en) | 2003-07-16 | 2009-06-16 | Autoliv Asp, Inc. | Radiofrequency double pole single throw switch |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282303A (en) * | 1975-12-29 | 1977-07-09 | Matsushita Electric Ind Co Ltd | Gain controller |
-
1982
- 1982-04-15 JP JP6437282A patent/JPS58181310A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5282303A (en) * | 1975-12-29 | 1977-07-09 | Matsushita Electric Ind Co Ltd | Gain controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58181310A (ja) | 1983-10-24 |
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