JPH0141042B2 - - Google Patents
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- JPH0141042B2 JPH0141042B2 JP56205611A JP20561181A JPH0141042B2 JP H0141042 B2 JPH0141042 B2 JP H0141042B2 JP 56205611 A JP56205611 A JP 56205611A JP 20561181 A JP20561181 A JP 20561181A JP H0141042 B2 JPH0141042 B2 JP H0141042B2
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- JP
- Japan
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- circuit
- resistors
- output
- bias
- transistors
- Prior art date
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- 230000003321 amplification Effects 0.000 claims description 7
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は増幅器のバイアス制御装置に関し、特
にSEPP（シングルエンデツドプツシユプル）構
成の増幅器のアイドル電流の自動調整をなすバイ
アス制御装置に関するものである。
にSEPP（シングルエンデツドプツシユプル）構
成の増幅器のアイドル電流の自動調整をなすバイ
アス制御装置に関するものである。
Ｂ級SEPP方式の増幅器における出力増幅素子
の直流バイアスであるアイドル電流の調整は、バ
リスタやサーミスタ等の温度補償用素子と可変抵
抗器によるマニユアル調整が主である。従つて、
電源投入時から一定のアイドル電流値になるには
数分乃至数十分の時間を要し、また所望設定値に
正確に合わせることも困難である。更に信号によ
る動作点の変動によるいわゆるサーマルデイスト
ーシヨン（熱的混変調歪）を発生する欠点もあ
る。
の直流バイアスであるアイドル電流の調整は、バ
リスタやサーミスタ等の温度補償用素子と可変抵
抗器によるマニユアル調整が主である。従つて、
電源投入時から一定のアイドル電流値になるには
数分乃至数十分の時間を要し、また所望設定値に
正確に合わせることも困難である。更に信号によ
る動作点の変動によるいわゆるサーマルデイスト
ーシヨン（熱的混変調歪）を発生する欠点もあ
る。
本発明の目的は、増幅素子の直流バイアス電流
を略一定化するようにして回路の安定化を図り得
るバイアス制御装置を提供することである。
を略一定化するようにして回路の安定化を図り得
るバイアス制御装置を提供することである。
本発明による増幅器のバイアス制御装置は、増
幅素子の出力電極と回路出力との間に抵抗ブリツ
ジ回路を設け、このブリツジ回路により増幅素子
に流れる直流バイアス電流に応じた電圧を検知
し、この検知出力と基準電圧とを比較してその差
出力によつて増幅素子の直流バイアスを制御する
ようにしたことを特徴とする。
幅素子の出力電極と回路出力との間に抵抗ブリツ
ジ回路を設け、このブリツジ回路により増幅素子
に流れる直流バイアス電流に応じた電圧を検知
し、この検知出力と基準電圧とを比較してその差
出力によつて増幅素子の直流バイアスを制御する
ようにしたことを特徴とする。
以下に本発明につき図面により説明する。
第１図は本発明の一実施例の回路図を示すもの
であり、信号入力viは増幅素子Q1，Q2の直流バ
イアスを制御する可変バイアス回路１を経て、出
力増幅素子Q1，Q2のベース入力となる。両増幅
素子Q1，Q2はエミツタフオロワ型式であつてＢ
級SEPP構成であり、両エミツタ出力端はエミツ
タ抵抗RE，RE1を夫々介して共通接続されてお
り、この共通接続点ｄの信号v0′が抵抗R3を介し
て回路出力v0となり、回路出力端を介して、図示
せぬスピーカ等の負荷をプツシユプル駆動する。
抵抗REとR3及び抵抗RE1とR3とは、増幅素子Q1，
Q2の各エミツタ出力端と回路出力端との間に直
列接続されていることになる。これら直列接続回
路の各々と並列に抵抗R1，R2及びR11，R12が設
けられており、抵抗R1，R2とがまた抵抗R11と
R12とが夫々増幅素子Q1，Q2の各エミツタ出力端
と回路出力端との間に直列接続されている。従つ
て、抵抗RE，R3，R1及びR2によりまた、抵抗
RE1，R3，R11及びR12により夫々ブリツジ回路が
構成されていることになる。ここで、抵抗RE，
RE1はブリツジ回路の第１抵抗に、抵抗R3は第２
抵抗に、抵抗R1，R11は第３抵抗に、抵抗R2，
R12第４抵抗に対応している。
であり、信号入力viは増幅素子Q1，Q2の直流バ
イアスを制御する可変バイアス回路１を経て、出
力増幅素子Q1，Q2のベース入力となる。両増幅
素子Q1，Q2はエミツタフオロワ型式であつてＢ
級SEPP構成であり、両エミツタ出力端はエミツ
タ抵抗RE，RE1を夫々介して共通接続されてお
り、この共通接続点ｄの信号v0′が抵抗R3を介し
て回路出力v0となり、回路出力端を介して、図示
せぬスピーカ等の負荷をプツシユプル駆動する。
抵抗REとR3及び抵抗RE1とR3とは、増幅素子Q1，
Q2の各エミツタ出力端と回路出力端との間に直
列接続されていることになる。これら直列接続回
路の各々と並列に抵抗R1，R2及びR11，R12が設
けられており、抵抗R1，R2とがまた抵抗R11と
R12とが夫々増幅素子Q1，Q2の各エミツタ出力端
と回路出力端との間に直列接続されている。従つ
て、抵抗RE，R3，R1及びR2によりまた、抵抗
RE1，R3，R11及びR12により夫々ブリツジ回路が
構成されていることになる。ここで、抵抗RE，
RE1はブリツジ回路の第１抵抗に、抵抗R3は第２
抵抗に、抵抗R1，R11は第３抵抗に、抵抗R2，
R12第４抵抗に対応している。
抵抗R1とR2との共通接続点Ｃからレベル比較
器２の１入力が導出されており、また抵抗R11と
R12との共通接続点からレベル比較器３の１入力
が導出されている。両レベル比較器２及び３の基
準電圧としては、抵抗REとR3との共通接続点
v0′の電圧を夫々±Vbだけ上下にレベルシフトし
た電圧が用いられている。
器２の１入力が導出されており、また抵抗R11と
R12との共通接続点からレベル比較器３の１入力
が導出されている。両レベル比較器２及び３の基
準電圧としては、抵抗REとR3との共通接続点
v0′の電圧を夫々±Vbだけ上下にレベルシフトし
た電圧が用いられている。
かゝる構成において、トランジスタQ1のオン
時の半サイクルではａ−ｂ間の電圧Vab（ｂは回
路出力点である）は、 Vab＝RE（Id＋I0）＋R3・I0 ……(1) となる。こゝに、Idはアイドル電流、I0は出力電
流を夫々示す。また、ｃ−ｄ間電圧Vcdは、 Vcd＝R2／R1＋R2・Vab−R3・I0 ＝R2・RE／R1＋R2Id＋R2・RE−R1・R3／R1＋R2I0…
…(2) となる。従つて、R2・RE＝R1・R3なる条件すな
わちブリツジ平衡条件を満足するものとすれば、
(2)式は、 Vcd＝R2・RE／R1＋R2・Id＝R1・R3／R1＋R2・Id……(
3) となるから、ｃ−ｄ間の電圧を検出することによ
り増幅素子Q1に流れるアイドル電流Idを検出する
ことが可能となる。
時の半サイクルではａ−ｂ間の電圧Vab（ｂは回
路出力点である）は、 Vab＝RE（Id＋I0）＋R3・I0 ……(1) となる。こゝに、Idはアイドル電流、I0は出力電
流を夫々示す。また、ｃ−ｄ間電圧Vcdは、 Vcd＝R2／R1＋R2・Vab−R3・I0 ＝R2・RE／R1＋R2Id＋R2・RE−R1・R3／R1＋R2I0…
…(2) となる。従つて、R2・RE＝R1・R3なる条件すな
わちブリツジ平衡条件を満足するものとすれば、
(2)式は、 Vcd＝R2・RE／R1＋R2・Id＝R1・R3／R1＋R2・Id……(
3) となるから、ｃ−ｄ間の電圧を検出することによ
り増幅素子Q1に流れるアイドル電流Idを検出する
ことが可能となる。
レベル比較器２における２入力は、vo′＋Vcd及
びvo′＋Vbであるから、比較器２による比較出力
は、｜Vb−Vcd｜に比例する誤差信号となる。ま
た、トランジスタQ2のオン時の半サイクルでも
同様にレベル比較器３の出力は、｜Vb−Vcd｜に
比例する誤差信号と異なる（ｅは抵抗R11とR12
との共通接続点である）。よつて、これら誤差信
号に応じて可変バイアス回路１を制御して出力ト
ランジスタQ1，Q2の両ベース間をバイアス調整
すれば、上記誤差信号が零となるように負帰還が
かゝつてアイドリング電流Idは基準電圧Vbにより
定まる値に瞬時に設定されることとなる。
びvo′＋Vbであるから、比較器２による比較出力
は、｜Vb−Vcd｜に比例する誤差信号となる。ま
た、トランジスタQ2のオン時の半サイクルでも
同様にレベル比較器３の出力は、｜Vb−Vcd｜に
比例する誤差信号と異なる（ｅは抵抗R11とR12
との共通接続点である）。よつて、これら誤差信
号に応じて可変バイアス回路１を制御して出力ト
ランジスタQ1，Q2の両ベース間をバイアス調整
すれば、上記誤差信号が零となるように負帰還が
かゝつてアイドリング電流Idは基準電圧Vbにより
定まる値に瞬時に設定されることとなる。
第２図は本発明の他の実施例の回路図であり、
第１図と同等部分は同一符号により示されてい
る。第１図と異なる部分についてのみ述べれば、
レベル比較器２及び３の基準電圧vi±Vbとなつて
いることであり、本例でも同様に比較出力は｜
Vb−Vcd｜及び｜Vb−Ved｜に比例するものとな
り、自動アイドル電流調整が可能である。
第１図と同等部分は同一符号により示されてい
る。第１図と異なる部分についてのみ述べれば、
レベル比較器２及び３の基準電圧vi±Vbとなつて
いることであり、本例でも同様に比較出力は｜
Vb−Vcd｜及び｜Vb−Ved｜に比例するものとな
り、自動アイドル電流調整が可能である。
第３図及び第４図は第１図の回路の具体例を示
す回路図であり、これら各図において同等部分は
同一符号により示されている。第３図においてレ
ベル比較器２及び３は、差動トランジスタQ3，
Q4及びQ5，Q6を有する差動アンプ構成であり、
これらアンプ２及び３の各差動出力が可変バイア
ス回路１の制御入力となつている。
す回路図であり、これら各図において同等部分は
同一符号により示されている。第３図においてレ
ベル比較器２及び３は、差動トランジスタQ3，
Q4及びQ5，Q6を有する差動アンプ構成であり、
これらアンプ２及び３の各差動出力が可変バイア
ス回路１の制御入力となつている。
この回路１は、コレクタが回路入力にまたベー
スが抵抗R4，R5を介して回路入力に夫々接続さ
れたトランジスタQ7，Q8を有しており、このト
ランジスタQ7，Q8の各ベースと各コレクタとの
間のレベル比較出力が夫々印加されている。こう
することにより、出力トランジスタ（ダーリント
ン接続構成である）Q1，Q2のベース間電圧がト
ランジスタQ7，Q8のインピーダンスにより制御
されて、比較器２，３による誤差出力が零となる
ように動作してアイドル電流を所望値に設定する
ことができる。
スが抵抗R4，R5を介して回路入力に夫々接続さ
れたトランジスタQ7，Q8を有しており、このト
ランジスタQ7，Q8の各ベースと各コレクタとの
間のレベル比較出力が夫々印加されている。こう
することにより、出力トランジスタ（ダーリント
ン接続構成である）Q1，Q2のベース間電圧がト
ランジスタQ7，Q8のインピーダンスにより制御
されて、比較器２，３による誤差出力が零となる
ように動作してアイドル電流を所望値に設定する
ことができる。
第４図において、レベル比較器２及び３は差動
トランジスタQ3，Q4及びQ5，Q6よりなる差動ア
ンプであつて、トランジスタQ3とQ6のコレクタ
出力が共通となり、またトランジスタQ4とQ5の
コレクタ出力が共通となつており、これら１対の
共通出力により可変バイアス回路１が制御され
る。この回路１は、出力トランジスタQ1，Q2の
各ベースと接続点ｄとの間に夫々接続されたトラ
ンジスタQ9，Q10を有し、この両トランジスタ
Q9，Q10のインピーダンスが、トランジスタQ11
〜Q14よりなる回路により制御されてアイドル電
流の調整がなされる。従つて、１対の誤差出力が
トランジスタQ11，Q13の各ベースに入力されて
いるものである。
トランジスタQ3，Q4及びQ5，Q6よりなる差動ア
ンプであつて、トランジスタQ3とQ6のコレクタ
出力が共通となり、またトランジスタQ4とQ5の
コレクタ出力が共通となつており、これら１対の
共通出力により可変バイアス回路１が制御され
る。この回路１は、出力トランジスタQ1，Q2の
各ベースと接続点ｄとの間に夫々接続されたトラ
ンジスタQ9，Q10を有し、この両トランジスタ
Q9，Q10のインピーダンスが、トランジスタQ11
〜Q14よりなる回路により制御されてアイドル電
流の調整がなされる。従つて、１対の誤差出力が
トランジスタQ11，Q13の各ベースに入力されて
いるものである。
第５図は第２図の回路の具体例を示す図であ
り、両図において同等部分は同一符号により示さ
れている。レベル比較器２，３は同様に差動トラ
ンジスタQ3，Q4及びQ5，Q6による差動アンプで
あつて、可変バイアス回路１はトランジスタ
Q15，Q16及びQ17，Q18による差動アンプ型式と
されており、トランジスタQ15，Q17のベースに
回路入力が共通に印加され、トランジスタQ16，
Q18の各コレクタ出力が出力トランジスタQ1，Q2
の各ベース入力となつている。差動トランジスタ
Q15，Q16及びQ17，Q18の各コレクタ負荷は、ト
ランジスタQ19、ダイオードD1及びトランジスタ
Q20、ダイオードD2より成るカレントミラー回路
であり、レベル比較器２，３による誤差出力によ
り各カレントミラー回路のミラー電流を制御して
トランジスタQ1，Q2のベース電位をコントロー
ルするようにし、所望のアイドル電流を設定する
ようにしている。
り、両図において同等部分は同一符号により示さ
れている。レベル比較器２，３は同様に差動トラ
ンジスタQ3，Q4及びQ5，Q6による差動アンプで
あつて、可変バイアス回路１はトランジスタ
Q15，Q16及びQ17，Q18による差動アンプ型式と
されており、トランジスタQ15，Q17のベースに
回路入力が共通に印加され、トランジスタQ16，
Q18の各コレクタ出力が出力トランジスタQ1，Q2
の各ベース入力となつている。差動トランジスタ
Q15，Q16及びQ17，Q18の各コレクタ負荷は、ト
ランジスタQ19、ダイオードD1及びトランジスタ
Q20、ダイオードD2より成るカレントミラー回路
であり、レベル比較器２，３による誤差出力によ
り各カレントミラー回路のミラー電流を制御して
トランジスタQ1，Q2のベース電位をコントロー
ルするようにし、所望のアイドル電流を設定する
ようにしている。
以上述べた如く、本発明によれば増幅素子の直
流バイアス電流を常に一定に制御することができ
るので、バリスタ等の温度補償回路の付加が不必
要となつて無調整となる。また、電源投入時に直
ちに一定直流バイアス値が得られてバラつきもな
くなり、更には、信号等による過渡熱による温度
変化によるサーマルデイストーシヨンが防止され
る。
流バイアス電流を常に一定に制御することができ
るので、バリスタ等の温度補償回路の付加が不必
要となつて無調整となる。また、電源投入時に直
ちに一定直流バイアス値が得られてバラつきもな
くなり、更には、信号等による過渡熱による温度
変化によるサーマルデイストーシヨンが防止され
る。
第１図及び第２図は本発明の各実施例を示す回
路図、第３図及び第４図は第１図の回路の具体例
を示す図、第５図は第２図の回路の具体例を示す
図である。 主要部分の符号の説明、１……可変バイアス回
路、２，３……レベル比較器、R1〜R3，R11，
R12，RE，RE1……ブリツジ回路用抵抗。
路図、第３図及び第４図は第１図の回路の具体例
を示す図、第５図は第２図の回路の具体例を示す
図である。 主要部分の符号の説明、１……可変バイアス回
路、２，３……レベル比較器、R1〜R3，R11，
R12，RE，RE1……ブリツジ回路用抵抗。
Claims (1)
- １ 増幅素子の出力端と回路出力端との間に互い
に直列接続された第１及び第２抵抗（RE及びR3）
とこれら抵抗に並列でかつ互いに直列接続された
第３及び第４抵抗（R1及びR2）とにより構成さ
れたブリツジ回路と、前記第１及び第２抵抗同士
の接続点と前記第３及び第４抵抗同士の接続点相
互間の電圧を検出して該検出電圧と所定基準電圧
との差に対応した誤差出力により前記増幅素子の
直流バイアスを制御する可変バイアス回路とを含
む増幅器のバイアス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205611A JPS58106904A (ja) | 1981-12-19 | 1981-12-19 | 増幅器のバイアス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205611A JPS58106904A (ja) | 1981-12-19 | 1981-12-19 | 増幅器のバイアス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58106904A JPS58106904A (ja) | 1983-06-25 |
| JPH0141042B2 true JPH0141042B2 (ja) | 1989-09-01 |
Family
ID=16509735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56205611A Granted JPS58106904A (ja) | 1981-12-19 | 1981-12-19 | 増幅器のバイアス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58106904A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306564A (ja) * | 2007-06-08 | 2008-12-18 | Yokogawa Electric Corp | パワーアンプ回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE502266C2 (sv) * | 1994-01-19 | 1995-09-25 | Gunnar Liljedahl | Anordning vid lintrumma |
| JP7438694B2 (ja) * | 2019-09-03 | 2024-02-27 | 株式会社東芝 | 増幅回路 |
-
1981
- 1981-12-19 JP JP56205611A patent/JPS58106904A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306564A (ja) * | 2007-06-08 | 2008-12-18 | Yokogawa Electric Corp | パワーアンプ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58106904A (ja) | 1983-06-25 |
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