JPH01310390A

JPH01310390A - フレーム・メモリ制御方式

Info

Publication number: JPH01310390A
Application number: JP63140509A
Authority: JP
Inventors: Hirokazu Itagaki; 宏和板垣
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1988-06-09
Filing date: 1988-06-09
Publication date: 1989-12-14
Also published as: US4956708A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、ブラウン管表示装置（ＣＲＴ）のように、
ラスタ形式により表示画面を構成する表示装置の表示デ
ータを一時記憶するフレーム・メモリのフレーム・メモ
リ制御方式に関する。

（従来の技術）現在、ラスタ形式により走査しながら水平及び垂直方向
に表示データに基づいて４００〜６００　ドツト程度の
画素により表示画面を構成する表示装置としては、表示
データを生成する表示データ生成部の出力をパラレル／
シリアル変換部を介して前記表示装置に供給するものが
主流を占めている。

このような技術の論文として、例えば日経エレクトロニ
ックス、１９８６年６月３０日号に記載されている［デ
ュアル・ポートメモリとゲートアレーでワークステーシ
ョンの表示機能を強化」、及び１９８５日経エレクトロ
エックス、１９８５年８月１５日号に記載されている「
間断のないシリアル出力を可能にしたフレーム・バッフ
ァ用２５６ビツト　デュ　ラル・ボートメモリを開発」
を参照することができる。

しかしながら、表示装置の表示画面を水平及び垂直方向
のいずれにおいても２０００ドツト程度の画素により表
示画面を構成するためには、表示データ生成部から表示
装置に表示データを転送する転送速度が少なくとも１５
０〜２００ｋｂｉｔ／ｓ　、即ち１８〜２５ｋｂｙｔｅ
／ｓでなければならない。従って、表示データ生成部は
、３０〜４０ｎｓ／ｂｙｔｅという高い転送速度でパラ
レル／シリアル変換部に表示データを転送しなければな
らない。

従来、このような問題を解決するために、表示データ生
成部とパラレル／シリアル変換部との間に転送速度変換
用のフレーム・メモリ・ブロックを備えるものがあった
。第２図を参照して以下説明する。

第２図は従来のフレーム・メモリ制御方式のブロックで
ある。第２図において、ＩＯはフレーム・メモリ・ブロ
ックであり、表示画面に対応したアドレスが与えられ、
転送速度Ｖｌの表示データを転送速度ｖ２の表示データ
に変換するものである。１は転送速度Ｖｌで表示データ
を生成する表示データ生成部である。

フレーム・メモリ・ブロックＩＯにおいて、表示データ
生成部１から表示データを人力しており、１枚の表示画
面に相当した記憶容量を有するフレーム・メモリ２と、
次に説明する２つのアドレスのうちの一方を選択してア
ドレスＦＡＤＲＳとしてセレクタ（５ＥＬ）　３と、フ
レーム・メモリ２に書き込むときに用いられる転送アド
レスＴＡＤＲ５を転送速度Ｖｌにより生成する転送アド
レス生成部（ＴＲＡＧ）４と、フレーム・メモリ２を読
み出すときに用いられる表示アドレスＲＡＤＲ５を転送
速度Ｖ２　（Ｖ２＞Ｖｌ、例えばｌＯ×ｖｌＬｉｖ２）
により生成するりフレシュ・アドレス生成部（ＦＲＡＧ
）　５とを備えている。

フレーム・メモリ２は、パラレル／シリアル変換部６に
接続されており、表示アドレスＦＡＤＲ５により読み出
した表示データを転送速度ｖ２によりパラレル／シリア
ル変換部６に転送するものであり、例えば半導体素子か
らなる８電製２５６ｋｂｉｔデュアルポートＤ−ＲＡＭ
μＰロ４１２６４１１：、又は富士連装の２５６ｋｂｉ
ｔデュアルポートＤ−ＲＡＭ　ＭＢ８１４６１からなる
。

パラレル／シリアル変換部６は、フレーム・メモリ２か
ら読み出されたビット並列の表示データをビット直列の
表示データに変換して表示装置７に供給する。表示装置
７は入力される表示データに基づいて水平方向及び垂直
方向にそれぞれ２０００ドツト以上の画素からなる表示
画面を構成して表示するものである。

次に、このような構成の動作を説明する。表示装置７の
１表示画面の相当する表示データ生成部ｌの表示データ
は、データ転送速度Ｖｌによりフレーム・メモリ２に転
送され、セレクタ３を介して転送アドレス生成部４から
供給される転送アドレスＴへＤＲ５により書き込まれる
。この書き込みが終ると、フレーム・メモリ２は、リフ
レシュ・アドレス生成部５からセレクタ３を介して供給
されるリフレシュ・アドレスＲＡＤＲ５により読み出さ
れ、読み出された表示データがパラレル／シリアル変換
部６に転送速度ｖ２で転送される。

パラレル／シリアル変換部６は、フレーム・メモリ２か
ら転送されて来た表示データをビット直列の表示データ
に変換して表示装置７に供給する。表示装置７は、パラ
レル／シリアル変換部６から順次入力される表示データ
に基づいて水平方向及び垂直方向にそれぞれ２０００ド
ツト以上の画素からなる表示画面を形式して表示する。

以上の説明から明らかなように、フレーム・メモリ・ブ
ロック１０は、転送速度Ｖｌの表示データを表示装置７
に適応した転送速度ｖ２の表示データに変換する転送速
度変換装置として機能している。

もし、表示装置７が水平及び垂直方向にそれぞれ４００
〜６００ドツト程度の画素により表示する機能を有する
ものであれば、点線により囲む部分のフレーム・メモリ
・ブロック１０を備えなくともよい。このような場合は
、表示データ生成部ｌに内蔵している表示データ格納用
メモリを少なくとも３００〜４００ｎｓ／ｂｙｔｅで動
作するように回路を構成し、表示データ生成部１の表示
データをパラレル／シリアル変換部６に直接転送するよ
うに構成してもよい。即ち、表示装置７の表示画面上で
水平及び垂直方向にそれぞれ４００〜６００ドツト程度
の画素により表示するために必要とするデータ転送速度
は、少なくとも１５〜２０ｋｂｉｔ／ｓ、即ちｉ、ａ〜
２．５ｋｂｉｔｅ／ｓであればよい。

表示データ生成部とパラレル／シリアル変換部との間に
フレーム・メモリ・ブロックを備えた前述のような従来
のフレーム・メモリ制御方式ではフレーム・メモリ・ブ
ロックが第１の転送速度を第２の転送速度に変換する転
送速度変換装置として機能しており、理論的には両者間
の変換比がどのようなものであっても可能である。

また、通常の表示装置の場合は、その水平及び垂直帰線
期間が描画可能な時間として使用される。しかし、表示
データ生成部が生成した表示データを格納しておくメモ
リを内蔵している場合は、表示データを表示装置の水平
及び垂直帰線期間で転送する必要性はなく、その転送速
度は前述の転送速度ｖ１を満足すればよい。

第２図に示すような構成のフレーム・メモリ制御方式が
採用されていたもう１つの理由は、表示装置を描画系と
表示系との２つに分けることにより描画速度の向上が期
待できることにあった。

（発明が解決しようとする課Ｍ）従来のフレーム・メモリ制御方式は、以上のように構成
されていたので、表示画面を構成するための走査形式が
ノンインターレース方式、インク−レース方式等、種々
に異なる表示装置の仕様を満足することができる汎用性
のあるものでなければならないので、表示装置の走査形
式に無関係に構成することができないという欠点があっ
た。

また、従来のフレーム・メモリ制御方式は、表示装置が
インターレース方式のものであった場合は、表示データ
が偶数フィールドのときと、奇数フィールドのときとで
それぞれ異なる形式を有するので、フレーム・メモリの
データ格納領域を偶数フィールドと、奇数フィールドと
に切り分けなければならないという欠点もあった。

更に、従来のフレーム・メモリ制御方式は、転送速度の
変換手段を備えることなく、表示データ生成部に表示デ
ータ格納用のメモリを備え、これから読み出した表示デ
ータを直接、パラレル／シリアル変換部に転送する場合
は、転送のために表示データ格納用のメモリに記憶する
のに必要な時間が制約されるという欠点があった。

この発明は、表示装置の走査形式に無関係に構成するこ
とができ、かつ制御も比較的に簡単なフレーム・メモリ
制御方式を提供することを目的とする。

（課題を解決するための手段）この発明のフレーム・メモリ制御方式は、表示データを
生成する表示データ生成部から送出される首記表示デー
タを記憶し、次いでラスク形式により表示画面を形成す
る表示装置の走査速度に適応させた転送速度により、前
記表示データを読み出し、前記表示装置に送出するよう
にしたフレーム・メモリを制御するものであって、前記
表示データ生成部から転送される表示データが奇数フィ
ールドに属するものか、又は偶数フィールドに属するも
のかについて判定する第１のフィールド検出回路、及び
前記第１のフィールド検出回路の検出結果に従って、前
記表示データ生成部の表示データを前記フレーム・メモ
リに書き込むための第１のアドレスを生成する第１のア
ドレス生成手段を有する転送系制御部と、前記表示装置
に転送すべき表示データが奇数フィールドに属するもの
か、又は偶数フィールドに属するものかについて判定す
る第２のフィールド検出回路、及び前記表示装置のラス
タの走査速度に適応させた転送速度、及び前記第２のフ
ィールド検出回路の検出結果に従って、前記表示装置の
表示データを前記フレーム・メモリから読み出すための
第２のアドレスを生成する第２アドレス生成手段を有す
る表示系転送制御部とを備えたものである。

（作用）前記のように構成されたフレーム・メモリ制御方式は、
前記フレーム・メモリに前記表示データを書き込むとき
は、偶数フィールド及び奇数フィールドを識別するよう
にした前記転送系制御部の第１のアドレスにより前記表
示データの書き込みを行ない、前記フレーム・メモリか
ら表示データを読み出すときは、偶数フィールド及び奇
数フィールドを識別するようにした前記表示系制御部の
第２のアドレスにより読み出すように制御するので、前
記表示装置における表示画面の構成形式に制約されるこ
となく、その表示速度に適応した転送速度により表示デ
ータが表示装置に転送される。

（実施例）第１図はこの発明によるフレーム・メモリ制御方式を示
す概要ブロック図である。第１図において、先ず、各ブ
ロック内に（Ｔ）により示すように、表示データの転送
系制御部として機能する部分を説明する。１１は転送速
度Ｖｌで表示データを生成する表示データ生成部である
。１２は表示データ生成部１１から１４ビツトのバスＩ
ｌａを介して送出される表示データを格納するフレーム
・メモリであ　゛す、６４ｋＸ４ビツト（２５６にビッ
ト）の４デユアル・ボート・メモリからなる。Ｉ３はシ
フトレジスタからなり、フレーム・メモリ１２からバス
Ｉｌａを介して読み出される１４ビット並列の表示デー
タをビット直列の表示データに変換するパラレル／シリ
アル変換部である。１４はパラレル／シリアル変換部１
３からの表示データを横方向に１１４８ドツト、及び縦
方向に７５４ラスクにより表示画面を構成する表示装置
、例えばＣＲＴモニタである。

１５はフレーム・メモリ１２に転送する表示データの転
送タイミングを制御する垂直同期信号ＴＶＳＹＮＣと、
ＣＲＴモニタ１４のラスタ・アドレス０を指定するラス
タ・アドレス信号ＴＲＡＯを送出するＣＲＴコントロー
ラ（ＣＲＴ（：）であり、例えば半導体素子の日立ＨＤ
　４６５０５からなる。１６はＣＲＴコントローラ１５
から出力される垂直同期信号（ＴＶ　５ＹＮＣ）により
当該フィールドが偶数フィールドか、又は奇数フィール
ドであるかを検出し、その結果を検出信号ＦＬＤ　ＤＥ
Ｔ（Ｔ）により出力するフィールド検出回路である。検
出信号ＦＬＤ　ＤＥＴ（Ｔ）はセレクタ（ＳＥＬ）　１
７の８人力に印加されている。セレクタ１７の八人力に
は行アドレス・カウンタ（ＣＮＴＲ（Ｔ））　１８から
の出力が導かれている。行アドレス・カウンタ１８はそ
の最上位ビットをアドレス信号としてセレクタ１７の八
人力に導き、下位７ビツトをアドレス信号としてフレー
ム・メモリ１２に直接人力している。

１９はセレクタ（ＳＥＬ）であり、図示していない装置
からの選択信号Ｔ／Ｄにより行アドレス・カウンタ１８
からの出力、又は以下で説明する行アドレス・カウンタ
２０からの出力を選択し、フレーム・メモリ１２のアド
レス信号として出力する。２１はセレクタ（ＳＥＬ）で
あり、図示していない装置からの選択信号Ｔ／Ｄにより
セレクタ１７からの信号、又はセレクタ２２からの信号
を選択して出力に導き、フレーム・メモリ１２のアドレ
ス信号として出力する。２３はカラム・アドレス・カウ
ンタ（（：ＬＭ　ＣＮＴＲ）であり、８ビツトの列（カ
ラム）アドレス信号をフレーム・メモリ１２に人力して
いる。

次に、各ブロック内に（Ｄ）により示すように、表示デ
ータの表示系制御部として機能する部分を説明する。行
アドレス・カウンタ（（：ＮＴＲ）　２０は、表示系の
８ビツトの行アドレスを生成し、そのうちの７ビツトを
セレクタ１９に、他の１ビツトをセレクタ２２の八人力
に供給する。２４はフレーム・メモリ１２に転送する表
示データの転送タイミングを制御する垂直同期信号ＤＶ
　５ＹＮＣと、ＣＲＴモニタ１４のラスタ・アドレス０
を指定するラスタ・アドレス信号ＤＲＡＯを送出するＣ
ＲＴコントローラ（（：ＲＴ（：）であり、ＩＴコント
ローラ１５と同一の半導体素子を用いることができる。

２５はフィールド検出回路（ＦＬＤＤＥＴ）であり、Ｃ
ＲＴコントローラ２３からの垂直同期信号ＤＶ　５ＹＮ
Ｃにより当該のフィールドが偶数フィールドか、又は奇
数フィールドかを検出し、その検出信号をセレクタ２２
の８人力に供給している。セレクタ２２は、図示してい
ない装置からのインターレース・モード選択信号ＩＮＬ
により八人力の行アドレス・カウンタ２０の最上位ビッ
ト、又は８人力のフィールド検出回路２５の検出信号を
選択するものであり、選択した出力をセレクタ２１を介
し、アドレス信号としてフレーム・メモリ１２に人力し
ている。次に、動作を説明する。

（ａ）書き込み動作表示データ生成部１１により生成された表示データは、
バスｌｌａを介してフレーム・メモリ１２に転送される
。ノンインターレース・モードでは、インターレース・
モード選択信号ＩＮＬが論理レベル“０″になるので、
セレクタ１７及び２２は八人力を選択して行アドレス・
カウンタ１８及び２０の出力を選択する。一方、インタ
ーレース・モードでは、インターレース・モード選択信
号ＩＮＬが論理レベル“ｌ”になるので、セレクタ１７
及び２２はＢ入力を選択してフィールド検出回路１８及
び２０の出力を選択する。更に、書き込み動作では、選
択信号Ｔ／Ｄにより、セレクタ１９及び２１は行アドレ
ス・カウンタ１８及びセレクタ１７の出力をそれぞれ選
択する。

従って、ノンインターレース・モードでは、行アドレス
・カウンタ１８の下位７ビツトの出力がセレクタ１９を
介してフレーム・メモリ１２に入力され、かつ行アドレ
ス・カウンタ１８の最上位ビットの出力がセレクタ１７
及び２１を介してフレーム・メモリ１２に入力される。

このために、フレーム・メモリＩ２は、第３図（ｂ）に
斜線で示すように、　２４２行×２５６列ＸＩ４ビット
の記憶領域に表示データ生成部１１の表示データを格納
し、他は空き領域となる。フレーム・メモリ１２は、２
５６行の記憶領域を有するので、この場合の記憶使用率
は９４．３１ｉである。

一方、フィールド検出回路１６及び２５は、それぞれ第
４図（ａ）及び第４図（ｂ）に示すように、ＣＲＴコン
トローラ１５及び２４から出力される垂直同期信号（Ｔ
Ｖ　５ＹＮＣ）がロー・レベルからハイ・レベルにハイ
・レベルになる時点を検出して、検出信号ＦＬＤ　ＤＥ
Ｔ（Ｔ）を反転させてセレクタ１７及び２２のＢ入力に
入力している。インターレース・モードの書き込み動作
では、検出信号ＦＬＤ　ＤＥＴ（Ｔ）がセレクタ１７及
び２１を介してフレーム・メモリ１２に人力されている
ので、この検出信号ＦＬＤ　ＤＥＴ（Ｔ）がロー・レベ
ルのときは、第３図（ａ）に示すように、フレーム・メ
モリ１２の１２１行×２５６列Ｘ１４ビットからなる偶
数フィールド領域が選択され、一方ハイ・レベルのとき
はフレーム・メモリ１２の１２１行×２５６列Ｘ１４ビ
ットからなる奇数フィールドが選択されて、表示データ
生成部１１の表示データが格納される。インターレース
・モードの場合も、ノンインターレース・モードと同様
にフレーム・メモリ１２の使用率は９４．３零である。

ＣＲＴモニタＩ４の表示画面は横方向に１１４８個のド
ツト、かつ縦方向に７５４本のラスタより形成されるの
で、表示データ生成部Ｕからフレーム・メモリ！２に１
転送サイクルで半角分のデータ１４ビツトが転送され、
総数で１１４８／１４　ｘ７５４〜６１．８２８ワード
の転送データがフレーム・メモリ１２に転送されて記憶
される。

（ｂ）読み出し動作セレクタ１９及び２１は選択信号Ｔ／Ｄにより、行アド
レス・カウンタ２０の出力、及びセレクタ２２のアドレ
ス信号を選択する。前述のように、セレクタ２２は、イ
ンターレース・モード選択信号ＩＮＬに従って、ノンイ
ンターレース・モードのときは行アドレス・カウンタ２
０の出力を選択し、インターレース・モードのときはフ
ィールド検出回路２５の出力を選択する。フィールド検
出回路２５も前述のように、ＣＲＴコントローラ２３の
垂直同期信号ＤＶ　５ＹＮＣニ従ッテ検出信号ＦＬＤ　
ＤＥＴ（Ｄ）を反転サセている。

このために、ノンインターレース・モードにおいて、フ
レーム・メモリ１２は、セレクタ１９を介する行アドレ
ス・カウンタ２０の出力と、セレクタ２２の八人力及び
２１を介する行アドレス・カウンタ２０の出力とからな
るアドレス信号により、第３図（ｂ）に斜線で示す記憶
領域を選択して表示データを逐次読み出す。

一方、インターレース・モードにおいて、フレーム・メ
モリ１２は、セレクタ１９を介する行アドレス・カウン
タ２０の出力と、セレクタ２Ｉ及び２２のＢ入力を介す
るフィールド検出回路２５の出力とからなるアドレス信
号により、第３図（ａ）に斜線で示す偶数フィールド領
域及び奇数フィールド領域を逐次読み出す。

このようにして、読み出された表示データは、パラレル
／シリアル変換部１３を介してＣＲＴモニタ１４に転送
されて、表示される。

（発明の効果）この発明は、以上詳細に説明したように、フレーム・メ
モリの書き込み及び読み出しのためのアドレス信号がノ
ンインターレース及びインターレース・モードに対応し
て生成されるように構成されているので、フレーム・メ
モリの動作モードがインターレース又はノンインターレ
ースによるものであっても、フレーム・メモリを効率よ
く制御し、表示装置に適合した速度により表示データを
転送して表示させることができる。

【図面の簡単な説明】

第１図はこの発明のフレーム・メモリ制御方式による一
実施例を示すブロック図、第２図は従来のフレーム・メモリ制御方式によるブロッ
ク図、第３図はフレーム・メモリの割り付けを示す図、第４図は第１図に示すフィールド検出回路の動作を説明
するタイミング図である。１２・−フレーム・メモリ、１９、２１．１７．２２−・・セレクタ、１８、２０−
・・行アドレス・カウンタ、１６、２４−・・フィール
ド検出回路。

Claims

【特許請求の範囲】表示データを生成する表示データ生成部から送出される
前記表示データを記憶し、次いでラスタ形式により表示
画面を形成する表示装置の走査速度に適応させた転送速
度により、前記表示データを読み出し、前記表示装置に
送出するようにしたフレーム・メモリを制御するフレー
ム・メモリ制御方式において、前記表示データ生成部から転送される表示データが奇数
フィールドに属するものか、又は偶数フィールドに属す
るものかについて判定する第１のフィールド検出回路、
及び前記第１のフィールド検出回路の検出結果に従って、前
記表示データ生成部の表示データを前記フレーム・メモ
リに書き込むための第１のアドレスを生成する第１のア
ドレス生成手段を有する転送系制御部と、前記表示装置に転送すべき表示データが奇数フィールド
に属するものか、又は偶数フィールドに属するものかに
ついて判定する第２のフィールド検出回路、及び前記表示装置のラスタの走査速度に適応させた転送速度
、及び前記第２のフィールド検出回路の検出結果に従っ
て、前記表示装置の表示データを前記フレーム・メモリ
から読み出すための第２のアドレスを生成する第２アド
レス生成手段を有する表示系転送制御部とを備えたことを特徴とするフレーム・メモリ制御方式。